一种基于Xilinx FPGA电路设计的敏感区域分析系统及分析方法

    公开(公告)号:CN109711056A

    公开(公告)日:2019-05-03

    申请号:CN201811618629.7

    申请日:2018-12-28

    Abstract: 一种基于Xilinx FPGA电路设计的敏感区域分析系统及分析方法,包括数据预处理模块、数据输入模块、软错误缓解控制器、功能电路模块和输出处理模块,其中,数据输入模块将所需的输入数据发送至Xilinx FPGA电路上的功能电路中,同时从地址范围中每次随机选择一个发送至Xilinx FPGA电路上的软错误缓解控制器中;软错误缓解控制器根据得到的指令,将指定配置存储单元的配置位数据进行翻转;功能电路模块同时对得到的输入数据进行处理,并将结果传输至输出处理模块;输出处理模块实时检测并对比功能电路输出的信号,记录此次故障注入的配置位是否为敏感区域,并选择是否对FPGA进行重配置操作。本发明不仅能模拟单粒子效应,还能准确的检测出不同设计的FPGA中的配置敏感区域。

    一种抗单粒子效应的CMOS比较器

    公开(公告)号:CN106026999B

    公开(公告)日:2018-10-26

    申请号:CN201610319156.5

    申请日:2016-05-13

    Abstract: 本发明公开了一种抗单粒子效应的CMOS比较器,包括DICE结构、两个相同的输入单元和与DICE结构及两个输入单元相连接的四个中间晶体管;DICE结构包括四个PMOS管MP1、MP2、MP3、MP4、四个NMOS管MN1、MN2、MN3、MN4以及一个时钟控制PMOS管Mtial0;每个所述输入单元包括两个时钟控制的PMOS管MP11和MP12或MP21和MP22,两个NMOS管MN11和MN12或MN21和MN22,一个时钟控制的NMOS管Mtail1或Mtail2。本发明基于DICE结构对双尾比较器进行了改进加固,使其具备抗单粒子效应的功能,防止了由于粒子打击造成的单粒子效应错误。

    一种基于贝叶斯概率模型的组合逻辑电路选择性加固算法

    公开(公告)号:CN108073989A

    公开(公告)日:2018-05-25

    申请号:CN201711393841.3

    申请日:2017-12-21

    Abstract: 本发明公开了一种基于贝叶斯概率模型的组合逻辑电路选择性加固算法,首先读取输入的电路网表文件并生成电路传播网络,计算出整个电路网络中边的SP值;其次采用深度优先搜索算法对每一个节点都搜索出其通往电路输出的所有路径;然后利用贝叶斯概率模型以及逻辑屏蔽法则计算出这些路径中错误传播到输出的概率,并乘以距离因子,即为节点敏感度;最后利用生成的节点敏感度排序表以及用户指定的加固比例进行选择性加固,并输出加固后的电路网表。本发明的选择性加固算法经过实际仿真测试,在不同加固开销下都有不同程度的可靠性提升。

    一种抗单粒子效应的CMOS比较器

    公开(公告)号:CN106026999A

    公开(公告)日:2016-10-12

    申请号:CN201610319156.5

    申请日:2016-05-13

    CPC classification number: H03K5/2472 H03K19/00338

    Abstract: 本发明公开了一种抗单粒子效应的CMOS比较器,包括DICE结构、两个相同的输入单元和与DICE结构及两个输入单元相连接的四个中间晶体管;DICE结构包括四个PMOS管MP1、MP2、MP3、MP4、四个NMOS管MN1、MN2、MN3、MN4以及一个时钟控制PMOS管Mtial0;每个所述输入单元包括两个时钟控制的PMOS管MP11和MP12或MP21和MP22,两个NMOS管MN11和MN12或MN21和MN22,一个时钟控制的NMOS管Mtail1或Mtail2。本发明基于DICE结构对双尾比较器进行了改进加固,使其具备抗单粒子效应的功能,防止了由于粒子打击造成的单粒子效应错误。

    一种基于DICE单元的新型抗SEU加固的SR锁存器

    公开(公告)号:CN104022773A

    公开(公告)日:2014-09-03

    申请号:CN201410287632.0

    申请日:2014-06-24

    Abstract: 本发明公开了一种基于DICE单元的新型抗SEU加固的SR锁存器,包括抗单粒子反转(Single Event Upset,SEU)加固和抗多节点反转(Multiple Node Upset,MBU)加固。该方案基于DICE单元实现SR锁存器功能,可以配置为正、负逻辑SR锁存器。本发明通过外部逻辑扩展可以改变为任何已知形式的锁存器或触发器。本发明可以作为存储器或抗辐射的存储器。本发明可以用于将不抗辐射的电路扩展为抗辐射的电路。本发明特有的控制PMOS管,通过PMOS管的关断来隔离SEU错误向相邻节点的传播,避免发生多节点反转,提高SR锁存器的SEU加固能力,提高集成电路的抗SEU能力。

    一种基于Zynq FPGA的自动化可靠性评估系统及评估方法

    公开(公告)号:CN112015604B

    公开(公告)日:2023-06-20

    申请号:CN202010709836.4

    申请日:2020-07-22

    Abstract: 本发明公开了一种基于Zynq FPGA的自动化可靠性评估系统及评估方法,包括测试系统、Zynq FPGA控制单元和PC端故障读取模块,测试系统包括基于JTAG接口的片上调试器,片上调试器通过JTAG接口与所述Zynq FPGA控制单元中的JTAG控制器相连,Zynq FPGA控制单元包括故障列表模块、标准结果模块、JTAG控制器、故障注入控制器和调试指令模块,PC端故障读取模块通过所述Zynq FPGA控制单元的PS端与故障注入控制器连接,用于读取并统计故障控制器存储的故障分类结果。本发明中测试系统与软件调试工具之间的通信不是必需的,则故障注入过程更快;且故障注入方法不需要修改测试系统,因此它具有非侵入性;而JTAG是最常见的片上调试接口之一,因此可应用于各种不同的处理器。

    一种数字滤波器的设计及验证方法

    公开(公告)号:CN110830004B

    公开(公告)日:2023-05-05

    申请号:CN201911142366.1

    申请日:2019-11-20

    Abstract: 本发明公开了一种数字滤波器的设计及验证方法,所述设计方法包括:导入设定好FIR滤波器滤波参数的FIR滤波器的IP核、FPGA内部PS的IP核、AXI总线协议的IP核、FIFO内部寄存器的IP核;根据设定的FIR滤波器滤波参数构建混频信号波形,导出混频信号的矩阵参数;根据信号流向对所有IP核进行连线,搭建数字滤波器硬件电路;所述验证方法包括:在FPGA内部的PS端通过对于FIFO内部寄存器的读写操作,写入混频的矩阵参数,同时将经过FIR滤波之后的信号矩阵参数通过串口传输的方式输入到上位机,通过FPGA进行信号还原以此验证FIR滤波器的正确性。本发明有利于滤波器设计的最优化。

    一种基于自组织映射网络的多机器人协同追捕猎物方法

    公开(公告)号:CN110430556B

    公开(公告)日:2022-11-04

    申请号:CN201910700810.0

    申请日:2019-07-31

    Abstract: 本发明公开一种基于自组织映射网络的多机器人协同追捕猎物方法,具体步骤如下:1)选择四个靠近点,并执行SOM网络,选择四个获胜神经元;2)各获胜机器人以自己为中心设定特定范围,选择所有范围内机器人为协同机器人,且分配不同的可移动距离。3)获胜机器人行进可移动距离后,基站重新迭代执行SOM网络,分配移动距离,直到有四个机器人到达四个靠近点。4)选择四个捕获点,四个机器人以最大行进速度向四个捕获点移动;5)四个机器人到达捕获点,或移动过程中感知到猎物,则开始捕获猎物。相比较于常规的多机器人协同追捕的方法,本发明可通过减少机器人的行进路径而减少能耗,并通过机器人协同控制提高抓捕率。

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