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公开(公告)号：CN101178930A
公开(公告)日：2008-05-14
申请号：CN200710142314.5
申请日：2007-08-10
Applicant: 株式会社瑞萨科技
IPC: G11C11/408 , G11C11/418 , G11C8/08
CPC classification number: G11C8/08 , G11C5/147 , G11C11/412 , G11C11/413
Abstract: 一种具备静态型存储单元的半导体存储装置，其中，在字线驱动器的电源节点上设置使电源电压(VDDR)降压的驱动器电源电路(10)。该驱动器电源电路(10)包括N+掺杂多晶硅非硅化物电阻元件(20)以及使驱动器电源节点(11)的电压电平降低的下拉电路。该下拉电路包含：其阈值特性与存储单元晶体管相同的将驱动器电源节点的电压电平下拉的下拉晶体管(21)；以及至少调整该下拉晶体管(21)的栅电压的栅极控制电路(30)。该栅极控制电路与存储单元晶体管的阈值电压变化联动地校正该下拉晶体管的栅极电位。
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公开(公告)号：CN101127356A
公开(公告)日：2008-02-20
申请号：CN200710139104.0
申请日：2007-07-25
Applicant: 株式会社瑞萨科技
IPC: H01L27/11
CPC classification number: H01L27/1104 , G11C11/412 , H01L27/11 , H01L29/7833
Abstract: 本发明提供一种半导体存储器件，其能够抑制与微制造相关联的晶体管特性差异的增加。在本发明的存储单元中，关于存取晶体管和驱动晶体管的沟道宽度的关系，使存取晶体管的沟道宽度制得比驱动晶体管的沟道宽度更大。也就是，由于与以最小设计尺寸设计的驱动晶体管相比，存取晶体管能够使沟道面积增大，因此可以抑制存取晶体管特性差异的增加。
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公开(公告)号：CN1870175A
公开(公告)日：2006-11-29
申请号：CN200610084114.4
申请日：2006-05-23
Applicant: 株式会社瑞萨科技
IPC: G11C11/416 , G11C11/419 , G11C11/413
CPC classification number: G11C11/419 , G11C5/063 , G11C11/412
Abstract: 按每个存储器单元列配置单元电源线(PVL0－PVLn)，根据对应列的位线(BL0、/BL0－BLn、/BLn)的电压电平调整单元电源线的阻抗或电压电平。在数据写入时，根据选择列的位线电位，将单元电源线设成浮置状态，变更其电压电平，并减小所选择的存储器单元的锁存能力，高速写入数据。从而，实现在低电源电压下也能稳定进行数据的写入/读出的静态型半导体存储装置。
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公开(公告)号：CN1758376A
公开(公告)日：2006-04-12
申请号：CN200510097843.9
申请日：2005-08-30
Applicant: 株式会社瑞萨科技
IPC: G11C11/413 , G11C11/417 , G11C11/419
Abstract: 本发明提供一种可降低无用功耗的半导体装置。本发明是一种无刷新动作的半导体装置，包括：呈矩阵状配置的、用于存储数据的存储电路1；用于从所述存储电路中读出所述数据的第1信号线BL、/BL；传送用于对存储电路1与第1信号线BL、/BL的连接进行控制的信号的第2信号线WL；通过检测所述第1信号线BL、/BL上的电位变化或者电流变化，判断并读出数据的读出放大器电路8；和在读出放大器电路8的激活期间，缓和所述第1信号线BL、/BL上的电位变化或者电流变化的缓和装置SW。
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公开(公告)号：CN1574090A
公开(公告)日：2005-02-02
申请号：CN200410004801.1
申请日：2004-02-05
Applicant: 株式会社瑞萨科技
Inventor： 新居浩二
IPC: G11C11/41 , G11C11/413
CPC classification number: G11C11/417 , G11C5/14 , G11C11/413
Abstract: 通过将电平控制信号(/CS[0]、/CS[1])共同设于H电平并将电源线(VM[0]、VM[1])的电位共同设为低于电源电位(VDD)，能够大幅度减少存储单元阵列(110A)的等待时和写入动作时的栅漏电流。并且，通过将电平控制信号(/CS[0]、/CS[1])分别设定于L电平、H电平并只将电源线(VM[1])的电位设为低于电源电位(VDD)，能够减少存储单元阵列(110A)读出动作时的电力消耗。
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Patent Agency Ranking
公开(公告)号：CN1542847A
公开(公告)日：2004-11-03
申请号：CN200410031853.8
申请日：2004-03-30
Applicant: 株式会社瑞萨科技
IPC: G11C11/34 , G11C11/407
CPC classification number: H01L27/11 , G11C7/1078 , G11C11/412 , H01L27/1104
Abstract: 本发明的课题是以高速进行数据的写入而不损害数据保持稳定性。设置以存储单元阵列(1)的列为单位至少在数据写入时控制衬底电位的衬底电位设定电路(10)。数据写入时，通过变更选择列的存储单元晶体管的衬底区的电位，以降低数据保持特性(静态噪声容限)，能够以高速可靠地对存储单元写入数据。
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公开(公告)号：CN100431048C
公开(公告)日：2008-11-05
申请号：CN03143699.4
申请日：2003-07-30
Applicant: 株式会社瑞萨科技 , 株式会社瑞萨电子元件设计
IPC: G11C11/413 , G11C11/419
CPC classification number: G11C29/026 , G11C7/06 , G11C7/14 , G11C11/41 , G11C29/02 , G11C29/028 , G11C29/50012 , G11C2207/065
Abstract: 一种半导体存储器件。在每个规定数目的字线中，设置具有多个虚拟单元的虚拟电路(1a-1c)。在选择对应的字线时，使用包含于该虚拟电路中的多个虚拟单元来驱动与正规位线相同负载的虚拟位线(DBL)。通过虚拟读出放大器(DSA)检测该虚拟位线(DBL)的电位，生成读出起动信号(SE)。无论阵列结构如何，都可以正确地检测读出时序。
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公开(公告)号：CN1279617C
公开(公告)日：2006-10-11
申请号：CN200410002764.0
申请日：2004-01-14
Applicant: 株式会社瑞萨科技
Inventor： 新居浩二
Abstract: 装有多端口存储器的本发明半导体存储装置，其中设有：行列状配置的多个存储单元MC；与第一端口(13a)连接的多条第一字线WLA0～WLAn；以及与第二端口(13b)连接的多条第二字线WLB0～WLBn。在平面布局中，多条第一字线WLA0～WLAn中的各条与多条第二字线WLB0～WLBn中的各条交互配置。由此，能够得到不使存储单元面积增大也可降低布线之间的耦合噪声的半导体存储装置。
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公开(公告)号：CN1591877A
公开(公告)日：2005-03-09
申请号：CN200410074878.6
申请日：2004-08-30
Applicant: 株式会社瑞萨科技
IPC: H01L27/11 , H01L27/12 , H01L21/8244 , H01L21/84 , H01L29/786
CPC classification number: H01L21/84 , H01L27/0207 , H01L27/11 , H01L27/1108 , H01L27/1203 , Y10S257/903 , Y10S257/904
Abstract: 本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极33上，形成与字线连接的接触45。接触45穿通元件隔离绝缘膜14，抵达SOI层13。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜14下方的SOI层13相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触45连接的DTMOS结构，接触45还与第1驱动晶体管Q1的体区电连接。
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公开(公告)号：CN1496002A
公开(公告)日：2004-05-12
申请号：CN03178721.5
申请日：2003-07-15
Applicant: 株式会社瑞萨科技
Inventor： 新居浩二
IPC: H03K17/16
CPC classification number: H03K19/0013
Abstract: 用反相器(INV2)与(INV3)基于输入信号(IN)控制节点(N0)与(N1)的电压。并且，用反相器(INV2)中所包含的晶体管(PTT2)调整晶体管(NT1)的电压电平。将供给晶体管(NT1)栅极的栅压设定在比电源电压(VDD)低、比导通电压高的值上，从而能够大幅度降低晶体管(NT1)的栅漏电流。
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