公开(公告)号：CN101165909A

公开(公告)日：2008-04-23

申请号：CN200710193000.8

申请日：2007-10-17

Applicant: 株式会社东芝

Inventor： 鬼头杰 ,  井上裕文

IPC: H01L27/12 ,  H01L23/522 ,  H01L21/84 ,  H01L21/768 ,  H01L27/115

CPC classification number: H01L27/105 ,  G11C16/10 ,  H01L27/0207 ,  H01L27/0688 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/11582

Abstract: 根据本发明的一个方面，提供了一种非易失性半导体存储装置，包括：衬底；柱状半导体，被设置为垂直于所述衬底；电荷存储叠层膜，被设置在所述柱状半导体周围；第一导体层，其与所述电荷存储叠层膜接触并具有第一端部分，所述第一端部分具有第一端面；第二导体层，其与所述电荷存储叠层膜接触，与所述第一导体层分离并具有第二端部分，所述第二端部分具有第二端面；第一接触插塞，被设置在所述第一端面上；以及第二接触插塞，被设置在所述第二端面上。

公开(公告)号：CN101055875A

公开(公告)日：2007-10-17

申请号：CN200710088470.8

申请日：2007-03-27

Applicant: 株式会社东芝

Inventor： 鬼头杰 ,  青地英明 ,  胜又龙太 ,  仁田山晃宽 ,  木藤大 ,  田中启安 ,  福住嘉晃 ,  松岡泰之 ,  佐藤充

IPC: H01L27/115 ,  H01L23/522 ,  H01L29/49 ,  H01L21/8247 ,  H01L21/768 ,  H01L21/28

CPC classification number: H01L27/11582 ,  G11C16/0483 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11578

Abstract: 提出了一种具有新结构所述的非易失性半导体存储器件，其中存储单元以三维状态层叠，从而可以减小芯片面积。本发明的非易失性半导体存储器件是具有多个存储串的非易失性半导体存储器件，其中多个电可编程存储单元串联连接。该存储串包括柱状半导体；形成在该柱状半导体周围的第一绝缘膜；形成在该第一绝缘膜周围的电荷存储层；形成在该电荷存储层周围的第二绝缘膜；以及形成在该第二绝缘膜周围的第一至第n电极(n是不小于2的自然数)。其中该存储串的第一至第n电极以及其它存储串的第一至第n电极分别形成以二维状态伸展的第一至第n导体层。

公开(公告)号：CN106531743A

公开(公告)日：2017-03-22

申请号：CN201610585573.4

申请日：2016-07-22

Applicant: 株式会社东芝

Inventor： 曾根原岳志 ,  鬼头杰

IPC: H01L27/11578

CPC classification number: H01L27/11582 ,  H01L27/11565 ,  H01L27/11575 ,  H01L27/11578 ,  H01L27/11573

Abstract: 实施方式的半导体装置包含第1及第2构造体、阶差、第1及第2支柱、以及第1及第2接触部。第1构造体包含第1电极层及第1绝缘体。第1构造体具有第1阶面。第2构造体在第1构造体上，设置在除第1阶面上以外的部分。第2构造体包含第2电极层及第2绝缘体。第2构造体具有第2阶面。阶差设置在第1阶面与第2阶面之间。第1支柱经由第1阶面而到达至衬底。第2支柱经由第2阶面而到达至衬底。第2支柱经由阶差与第1支柱相邻。第1接触部经由第1阶面而与第1电极层电连接。第1接触部处于阶差与第1支柱之间。阶差处于第1接触部与第2支柱之间。

公开(公告)号：CN103441127B

公开(公告)日：2016-08-31

申请号：CN201310382975.0

申请日：2008-04-03

Applicant: 株式会社东芝

Inventor： 田中启安 ,  胜又龙太 ,  青地英明 ,  木藤大 ,  鬼头杰 ,  佐藤充

IPC: H01L27/115 ,  H01L21/822

CPC classification number: H01L29/792 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/105 ,  H01L27/11548 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11575 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/7881 ,  H01L29/7926

Abstract: 本发明的半导体存储装置能够密集地配置向字线的引出配线。本发明提供一种三维地层叠了存储器单元的半导体存储装置。具备：能够电气地进行改写的串联连接了多个存储器单元的多个存储串；经由选择晶体管被连接到存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在柱状半导体的周围的第一绝缘膜；形成在第一绝缘膜的周围的电荷积蓄层；形成在电荷积蓄层的周围的第二绝缘膜；形成在第二绝缘膜的周围的多个电极，存储串的多个电极与其他的存储串的多个电极被共用，分别是2维扩展的导体层，导体层的端部分别在与位线平行的方向上形成为阶梯状。

公开(公告)号：CN102037557B

公开(公告)日：2013-11-13

申请号：CN200880120172.5

申请日：2008-12-09

Applicant: 株式会社东芝

Inventor： 福住嘉晃 ,  胜又龙太 ,  木藤大 ,  鬼头杰 ,  田中启安 ,  小森阳介 ,  石月惠 ,  青地英明

IPC: H01L21/8247 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/11582 ,  G11C16/0483 ,  H01L27/1052 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11578 ,  H01L29/513

Abstract: 一种非易失性半导体存储器件具有多个存储器串，在每一个存储器串中，多个电可重写的存储器基元被串联连接。每一个所述存储器串包括：第一半导体层，每一个所述第一半导体层都具有沿相对于衬底的垂直方向延伸的柱状部分的对和被形成为耦合所述柱状部分的对的下端的耦合部分；电荷存储层，其被形成为围绕所述柱状部分的侧表面；以及第一导电层，其被形成为围绕所述柱状部分的侧表面和所述电荷存储层。所述第一导电层用作所述存储器基元的栅极电极。

公开(公告)号：CN102037557A

公开(公告)日：2011-04-27

申请号：CN200880120172.5

申请日：2008-12-09

Applicant: 株式会社东芝

Inventor： 福住嘉晃 ,  胜又龙太 ,  木藤大 ,  鬼头杰 ,  田中启安 ,  小森阳介 ,  石月惠 ,  青地英明

IPC: H01L21/8247 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/11582 ,  G11C16/0483 ,  H01L27/1052 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11578 ,  H01L29/513

Abstract: 一种非易失性半导体存储器件具有多个存储器串，在每一个存储器串中，多个电可重写的存储器基元被串联连接。每一个所述存储器串包括：第一半导体层，每一个所述第一半导体层都具有沿相对于衬底的垂直方向延伸的柱状部分的对和被形成为耦合所述柱状部分的对的下端的耦合部分；电荷存储层，其被形成为围绕所述柱状部分的侧表面；以及第一导电层，其被形成为围绕所述柱状部分的侧表面和所述电荷存储层。所述第一导电层用作所述存储器基元的栅极电极。