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公开(公告)号：CN101026170A
公开(公告)日：2007-08-29
申请号：CN200710084908.5
申请日：2007-02-16
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L29/788 , H01L29/423 , H01L21/8247 , H01L21/336 , H01L21/28
CPC classification number: H01L27/115 , G11C11/5628 , G11C16/0483 , H01L27/11521 , H01L27/11524
Abstract: 一种半导体存储器包括：第一存储单元晶体管和第二存储单元晶体管，其中，第一存储单元晶体管包括：第一浮置栅电极，设置在衬底上并与该衬底隔离；和第一控制栅电极，设置在第一浮置栅电极上并与该第一浮置栅电极隔离，而第二存储单元晶体管：第二浮置栅电极，设置在衬底上并与该衬底隔离，其上表面大于下表面，并且上表面低于第一浮置栅电极的上表面；以及第二控制栅电极，设置在第二浮置栅电极上并与该第二浮置栅电极隔离。
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公开(公告)号：CN116741826A
公开(公告)日：2023-09-12
申请号：CN202210780780.0
申请日：2022-07-04
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 水上诚
Abstract: 实施方式提供能够抑制元件破坏的半导体装置。根据实施方式，半导体装置具备：第一电极；第二电极；及碳化硅层，在第一方向上设于第一电极与第二电极之间，碳化硅层具有：n型的第一层，与第一电极电连接；n型的第二层，设于第一层上，杂质浓度低于第一层的杂质浓度；超结构造部，设于第二层上；p型的第三层，设于超结构造部上；及n型的第四层，设于第三层上，与第二电极电连接，超结构造部具有：多个n型柱，杂质浓度高于第二层的杂质浓度；多个p型柱，杂质浓度高于第二层的杂质浓度；以及边界区域，在与第一方向正交的第二方向上位于n型柱与p型柱之间，从第二层连续地沿第一方向延伸，杂质浓度低于n型柱以及p型柱的杂质浓度。
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公开(公告)号：CN115911125A
公开(公告)日：2023-04-04
申请号：CN202111611613.5
申请日：2021-12-27
Applicant: 东芝电子元件及存储装置株式会社 , 株式会社东芝
IPC: H01L29/78 , H01L29/16 , H01L21/336
Abstract: 实施方式提供能够降低接触电阻的半导体装置及其制造方法。实施方式的半导体装置具备：第一导电型的第一碳化硅区域；第一碳化硅区域之上的第二导电型的第二碳化硅区域；第二碳化硅区域之上的第二导电型的第三碳化硅区域；第三碳化硅区域之上的第一导电型的第四碳化硅区域及第五碳化硅区域；第一电极，包含有在第一方向上位于第四碳化硅区域与第五碳化硅区域之间的第一部分；以及金属硅化物层，设置于第一部分与第三碳化硅区域之间，与第三碳化硅区域相接，在第一方向上设置于第一部分与第四碳化硅区域之间，与第四碳化硅区域相接，在第一方向上设置于第一部分与第五碳化硅区域之间，与第五碳化硅区域相接。
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公开(公告)号：CN109524458A
公开(公告)日：2019-03-26
申请号：CN201810161058.2
申请日：2018-02-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 水上诚
IPC: H01L29/49
Abstract: 一种半导体装置具备第1电极、第2电极、第1半导体区域、多个第2半导体区域、多个第3半导体区域、多个第3电极以及多个栅极电极。在由从上述第1电极朝向上述第2电极的方向和上述第2方向规定的截面内的第1区域中，上述栅极电极以及上述第3电极以第3配置周期在上述第2方向上并行地且周期性地配置，上述第3配置周期是通过将上述栅极电极以及上述第3电极的个数之比为m1比1的第2方向上的第1配置周期、与上述栅极电极以及上述第3电极的个数之比为m2比1的上述第2方向上的第2配置周期组合而成为第1区域中的上述栅极电极以及上述第3电极的个数之比为m3比m4的配置周期，m1、m2、m3、m4为正整数，且m3为m4以上。
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公开(公告)号：CN101409291B
公开(公告)日：2011-06-29
申请号：CN200810178569.1
申请日：2008-09-27
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L23/544 , H01L21/8247 , G11C16/10
CPC classification number: H01L27/11578 , G11C5/02 , G11C16/0483 , H01L27/11568 , H01L27/11582 , H01L29/792 , H01L29/7926
Abstract: 本发明涉及一种非易失性半导体存储装置以及一种用于控制该非易失性半导体存储装置的方法。根据本发明的一个方面，提供一种非易失性半导体存储装置，其包括：基底；层叠部分，包括交替地层叠在所述基底上的多个导体层和多个绝缘层，所述多个导体层和所述多个绝缘层中的至少一个层形成标记层；电荷累积膜，形成在存储器塞孔的内表面上，所述存储器塞孔从所述层叠部分的顶面到底面在所述层叠部分中形成；以及半导体柱，通过所述电荷累积膜在所述存储器塞孔内形成。
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Patent Agency Ranking
公开(公告)号：CN101409291A
公开(公告)日：2009-04-15
申请号：CN200810178569.1
申请日：2008-09-27
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L23/544 , H01L21/8247 , G11C16/10
CPC classification number: H01L27/11578 , G11C5/02 , G11C16/0483 , H01L27/11568 , H01L27/11582 , H01L29/792 , H01L29/7926
Abstract: 本发明涉及一种非易失性半导体存储装置以及一种用于控制该非易失性半导体存储装置的方法。根据本发明的一个方面，提供一种非易失性半导体存储装置，其包括：基底；层叠部分，包括交替地层叠在所述基底上的多个导体层和多个绝缘层，所述多个导体层和所述多个绝缘层中的至少一个层形成标记层；电荷累积膜，形成在存储器塞孔的内表面上，所述存储器塞孔从所述层叠部分的顶面到底面在所述层叠部分中形成；以及半导体柱，通过所述电荷累积膜在所述存储器塞孔内形成。
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公开(公告)号：CN119908177A
公开(公告)日：2025-04-29
申请号：CN202480003709.9
申请日：2024-01-31
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 水上诚
Abstract: 半导体装置具备：碳化硅层，具有元件区域和包围所述元件区域的末端区域，且具有第一半导体部和第二半导体部，所述第一半导体部为第一导电型，且在所述元件区域中具有第一部分，所述第二半导体部在第一方向上设置在所述第一半导体部上，且在与所述第一方向正交的第二方向上与所述第一部分相邻；栅极电极，与所述元件区域的所述第二半导体部对置；第一绝缘膜，设置在所述栅极电极与所述碳化硅层之间；以及第二绝缘膜，设置在所述第一半导体部的所述第一部分上，比所述第一绝缘膜厚。
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公开(公告)号：CN119817185A
公开(公告)日：2025-04-11
申请号：CN202480003805.3
申请日：2024-02-19
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备：SiC层，具有由硅面构成的第一面以及由碳面构成的第二面；多个突起部，将所述第一面的一部分作为顶面，具有与所述顶面连接的侧面；第一电极，与所述多个突起部之间形成肖特基结；第二电极，设置在所述第二面上；第一导电型的第一半导体区域，设置在所述SiC层内；第二导电型的第二半导体区域，设置在所述多个突起部之间的所述SiC层内，位于所述第一半导体区域与所述第一电极之间；以及第一导电型的第三半导体区域，设置在所述突起部的所述侧面，位于所述第一电极与所述突起部内的所述第一半导体区域之间，与所述第一半导体区域相比，第一导电型的杂质浓度高。
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公开(公告)号：CN117747674A
公开(公告)日：2024-03-22
申请号：CN202211696692.9
申请日：2022-12-28
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/872 , H01L21/329 , H01L29/16 , H01L23/485 , H01L23/48
Abstract: 实施方式涉及半导体装置。实施方式的半导体装置具备：第一电极；第一导电型的第一半导体层，配置在所述第一电极上；第二导电型的第二半导体层，配置在所述第一半导体层上的一部分；金属层，配置在所述第一半导体层上及所述第二半导体层上，与所述第一半导体层肖特基接合；第二电极，配置在所述金属层上；接合部件，与所述第二电极的上表面连接；以及导电部件，配置在所述第二半导体层与所述金属层之间，由与所述金属层的材料不同的材料构成，所述接合部件的正下方区域中的面积比例高于除了所述正下方区域以外的区域中的面积比例。
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公开(公告)号：CN115831954A
公开(公告)日：2023-03-21
申请号：CN202111611876.6
申请日：2021-12-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L25/18 , H01L23/498
Abstract: 提供可靠性提高的半导体装置，具备：第一金属层，在第一连接区域与第一主端子连接；第二金属层，在第二连接区域与第二主端子连接；第三金属层，与输出端子连接；多个第一半导体芯片，在第一方向上排列，包含第一上部电极、第一下部电极、第一栅极电极、第一肖特基势垒二极管，第一下部电极与第一金属层连接；多个第二半导体芯片，在第一方向上排列，包含第二上部电极、第二下部电极、第二栅极电极、第二肖特基势垒二极管，第二下部电极与第三金属层连接；第一连接线，连接第一上部电极和第三金属层；第二连接线，连接第二上部电极和第二金属层，第三方向与第一方向所成的角度、第一连接线及第二连接线的伸长方向与第二方向所成的角度为20度以下。
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