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公开(公告)号：CN1300852C
公开(公告)日：2007-02-14
申请号：CN200410036691.7
申请日：2004-04-28
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/105 , H01L29/788
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11524
Abstract: 在半导体基底上形成栅极绝缘膜(14)。在栅极绝缘膜(14)上形成浮动栅极(15)。浮动栅极(15)具有基本为三角形的、沿着一个平面得到的截面，该平面以平行于半导体基底上的第一方向并且垂直于半导体基底的方式延伸，并且具有与栅极绝缘膜接触的底部和从底部的端部向上延伸的两个倾斜侧。一对控制栅极(17，17)与浮动栅极(15)的两个倾斜侧上形成的栅极间绝缘膜(16)接触。浮动栅极(15)适于由与该对控制栅极(17，17)的电容性耦合驱动。
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公开(公告)号：CN1223003C
公开(公告)日：2005-10-12
申请号：CN99118829.2
申请日：1999-09-10
Applicant: 株式会社东芝
IPC: H01L27/115 , G11C16/00
CPC classification number: G11C16/10 , G11C16/0433
Abstract: 存储单元阵列，具有由1个存储单元和夹着其的2个选择晶体管构成的单元。在1个区上，由连接在1条控制栅线CGL上的存储单元构成1页。在位线BLi上，连接具有闩锁功能的读出放大器。首先，将1页份的存储单元的数据读出到读出放大器，在读出放大器中改写数据，在进行页消除之后，将读出放大器的数据编程在1页份的存储单元上。通过在读出放大器中改写数据，就可以进行页单位或者字节单位的数据改写。
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公开(公告)号：CN1199270C
公开(公告)日：2005-04-27
申请号：CN01140933.9
申请日：2001-09-27
Applicant: 株式会社东芝
IPC: H01L25/065
CPC classification number: H01L2224/16145
Abstract: 一种层叠型半导体器件，由分别包含半导体集成电路芯片且具有规格的多个半导体集成电路器件层叠而成，其中：在至少三个以上的半导体集成电路器件中，至少两个的除尺寸以外的上述规格的数值不同，且按除尺寸以外的上述规格的数值的大小的顺序进行层叠。
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公开(公告)号：CN1542977A
公开(公告)日：2004-11-03
申请号：CN200410036691.7
申请日：2004-04-28
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/105 , H01L29/788
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11524
Abstract: 在半导体基底上形成栅极绝缘膜(14)。在栅极绝缘膜(14)上形成浮动栅极(15)。浮动栅极(15)具有基本为三角形的、沿着一个平面得到的截面，该平面以平行于半导体基底上的第一方向并且垂直于半导体基底的方式延伸，并且具有与栅极绝缘膜接触的底部和从底部的端部向上延伸的两个倾斜侧。一对控制栅极(17，17)与浮动栅极(15)的两个倾斜侧上形成的栅极间绝缘膜(16)接触。浮动栅极(15)适于由与该对控制栅极(17，17)的电容性耦合驱动。
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公开(公告)号：CN1619812B
公开(公告)日：2010-06-23
申请号：CN200410094613.2
申请日：2001-09-27
Applicant: 株式会社东芝
IPC: H01L25/065 , H01L21/50
CPC classification number: H01L2224/16145
Abstract: 本发明提供一种层叠型半导体器件，由至少三个分别包含半导体集成电路芯片且具有规格参数的半导体集成电路器件层叠而形成，其中：上述半导体集成电路器件中，至少两个上述半导体集成电路器件的从耗电量、工作电压、工作电压数、工作电流、保证工作温度、产生电磁波量、工作频率、可以与设在与其他半导体集成电路器件或搭载有上述半导体集成电路器件的衬底基板之间的空间中的连接材料相连接的接线端子数目、接线端子间距、和厚度中选择的规格参数的数值不同，且最下层的或最上层的半导体集成电路器件的上述规格参数的数值为最小或最大。
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Patent Agency Ranking
公开(公告)号：CN1529319B
公开(公告)日：2010-05-26
申请号：CN200310101037.5
申请日：1999-09-10
Applicant: 株式会社东芝
IPC: G11C16/06
CPC classification number: G11C16/10 , G11C16/0433
Abstract: 存储单元阵列，具有由1个存储单元和夹着其的2个选择晶体管构成的单元。在1个区上，由连接在1条控制栅线CGL上的存储单元构成1页。在位线BLi上，连接具有闩锁功能的读出放大器。首先，将1页份的存储单元的数据读出到读出放大器，在读出放大器中改写数据，在进行页消除之后，将读出放大器的数据编程在1页份的存储单元上。通过在读出放大器中改写数据，就可以进行页单位或者字节单位的数据改写。
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公开(公告)号：CN1124618C
公开(公告)日：2003-10-15
申请号：CN00108883.1
申请日：2000-03-31
Applicant: 株式会社东芝
CPC classification number: G11C16/3445 , G11C16/0483 , G11C16/16 , G11C16/344
Abstract: 存储单元阵列被分成左单元阵列1L和右单元阵列1R。各单元阵列包括多个存储块。数据擦除是由擦除控制电路8根据输入指令寄存器4的擦除指令标记和输入地址寄存器5的地址顺序控制的。对于左、右单元阵列1L和1R的选择存储块进行批量擦除。在数据擦除之后，同时对左、右单元阵列1L和1R并行地检索擦除存储块，进行验证操作。由此，在数据擦除之后为验证操作进行的检索选择存储块所需的时间缩短了，这样进行整个数据擦除的时间就缩短了。
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公开(公告)号：CN1348216A
公开(公告)日：2002-05-08
申请号：CN01140933.9
申请日：2001-09-27
Applicant: 株式会社东芝
IPC: H01L25/065
CPC classification number: H01L2224/16145
Abstract: 一种层叠型半导体器件,由包含半导体集成电路芯片且具有规格的多个半导体集成电路器件层叠而成,其中:上述半导体集成电路器件中的至少三个以上的预定的半导体集成电路器件按上述规格的值的大小的顺序进行层叠。
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公开(公告)号：CN1270394A
公开(公告)日：2000-10-18
申请号：CN00108883.1
申请日：2000-03-31
Applicant: 株式会社东芝
CPC classification number: G11C16/3445 , G11C16/0483 , G11C16/16 , G11C16/344
Abstract: 存储单元阵列被分成左单元阵列1L和右单元阵列1R。各单元阵列包括多个存储块。数据擦除是由擦除控制电路8根据输入指令寄存器4的擦除指令标记和输入地址寄存器5的地址顺序控制的。对于左、右单元阵列1L和1R的选择存储块进行批量擦除。在数据擦除之后,同时对左、右单元阵列1L和1R并行地检索擦除存储块,进行验证操作。由此,在数据擦除之后为验证操作进行的检索选择存储块所需的时间缩短了,这样进行整个数据擦除的时间就缩短了。
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公开(公告)号：CN1260593A
公开(公告)日：2000-07-19
申请号：CN99118829.2
申请日：1999-09-10
Applicant: 株式会社东芝
IPC: H01L27/115 , G11C16/00
CPC classification number: G11C16/10 , G11C16/0433
Abstract: 存储单元阵列,具有由1个存储单元和夹着其的2个选择晶体管构成的单元。在1个区上,由连接在1条控制栅线CGL上的存储单元构成1页。在位线BLi上,连接具有闩锁功能的读出放大器。首先,将1页份的存储单元的数据读出到读出放大器,在读出放大器中改写数据,在进行页消除之后,将读出放大器的数据编程在1页份的存储单元上。通过在读出放大器中改写数据,就可以进行页单位或者字节单位的数据改写。
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