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公开(公告)号：CN104200840A
公开(公告)日：2014-12-10
申请号：CN201410339871.6
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN1124618C
公开(公告)日：2003-10-15
申请号：CN00108883.1
申请日：2000-03-31
Applicant: 株式会社东芝
CPC classification number: G11C16/3445 , G11C16/0483 , G11C16/16 , G11C16/344
Abstract: 存储单元阵列被分成左单元阵列1L和右单元阵列1R。各单元阵列包括多个存储块。数据擦除是由擦除控制电路8根据输入指令寄存器4的擦除指令标记和输入地址寄存器5的地址顺序控制的。对于左、右单元阵列1L和1R的选择存储块进行批量擦除。在数据擦除之后，同时对左、右单元阵列1L和1R并行地检索擦除存储块，进行验证操作。由此，在数据擦除之后为验证操作进行的检索选择存储块所需的时间缩短了，这样进行整个数据擦除的时间就缩短了。
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公开(公告)号：CN1270394A
公开(公告)日：2000-10-18
申请号：CN00108883.1
申请日：2000-03-31
Applicant: 株式会社东芝
CPC classification number: G11C16/3445 , G11C16/0483 , G11C16/16 , G11C16/344
Abstract: 存储单元阵列被分成左单元阵列1L和右单元阵列1R。各单元阵列包括多个存储块。数据擦除是由擦除控制电路8根据输入指令寄存器4的擦除指令标记和输入地址寄存器5的地址顺序控制的。对于左、右单元阵列1L和1R的选择存储块进行批量擦除。在数据擦除之后,同时对左、右单元阵列1L和1R并行地检索擦除存储块,进行验证操作。由此,在数据擦除之后为验证操作进行的检索选择存储块所需的时间缩短了,这样进行整个数据擦除的时间就缩短了。
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公开(公告)号：CN1428866B
公开(公告)日：2015-02-25
申请号：CN02157191.0
申请日：2002-12-19
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115 , G11C11/34 , G11C16/00 , G11C14/00
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN104200841A
公开(公告)日：2014-12-10
申请号：CN201410341295.9
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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Patent Agency Ranking
公开(公告)号：CN104200839A
公开(公告)日：2014-12-10
申请号：CN201410339870.1
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN102063930A
公开(公告)日：2011-05-18
申请号：CN201010543237.6
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN102063930B
公开(公告)日：2014-07-23
申请号：CN201010543237.6
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN102136294A
公开(公告)日：2011-07-27
申请号：CN201010543252.0
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体存储装置，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
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公开(公告)号：CN1428866A
公开(公告)日：2003-07-09
申请号：CN02157191.0
申请日：2002-12-19
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115 , G11C11/34 , G11C16/00 , G11C14/00
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第一动作及第二动作，在第一动作和第二动作连续进行时，具有在第一和第二动作结束后把第一动作和第二动作这两者的成功/失败结果输出的动作。
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