公开(公告)号：CN110688238A

公开(公告)日：2020-01-14

申请号：CN201910846465.1

申请日：2019-09-09

Applicant: 无锡江南计算技术研究所

Inventor： 曹志强 ,  斯添浩 ,  牟华先 ,  冯冬明 ,  王梦嘉 ,  周舟

IPC: G06F9/54 ,  G06F5/06

Abstract: 一种分离存储的队列实现方法及装置，属于数字电路技术领域。本发明的方法包括：将片上队列和主存队列组成一条逻辑队列，片上队列位于逻辑队列的头部，主存队列位于逻辑队列的尾部；当片上队列非满且主存队列非空时，从主存队列头部读取条目到片上队列尾部。本发明的装置包括：写入控制模块、读取控制模块、主存队列管理模块、片上队列管理模块、片上队列存储器、主存队列条目预取模块、主存读写控制模块。本发明既能够保证队列有足够大的存储空间，同时又具有较快的访问速度。

公开(公告)号：CN102945220A

公开(公告)日：2013-02-27

申请号：CN201210396345.4

申请日：2012-10-17

Applicant: 无锡江南计算技术研究所

Inventor： 张清波 ,  王梦嘉 ,  郑卫华 ,  杨萱 ,  过锋 ,  高红光 ,  郑方

IPC: G06F13/42

Abstract: 本发明提供了一种基于序号的多队列保序方法。在队列一的出口和入口分别设立出口计数器和入口计数器；入口计数器每收到一个包加一，出口计数器每发送一个包加一；进入队列二的消息包携带有进入队列二时的队列一的入口计数器的计数值作为序号；进入队列二的消息包在准备出队时，将携带的序号与队列一的入口计数器当前值和出口计数器当前值进行比较，以判断是否可以出队。当根据准备出队的消息包携带的序号、以及队列一的入口计数器当前值和出口计数器当前值判定在所述准备出队的消息包之前的进入队列一的消息包已全部发出时，使所述准备出队的消息包出队。

公开(公告)号：CN102929800A

公开(公告)日：2013-02-13

申请号：CN201210396169.4

申请日：2012-10-17

Applicant: 无锡江南计算技术研究所

Inventor： 郑卫华 ,  王梦嘉 ,  张清波 ,  许勇 ,  郑方 ,  高红光

IPC: G06F12/08 ,  G06F9/38

Abstract: 本发明提供了一种Cache一致性协议派生处理方法。针对每一个一次请求的一致性处理流程依次执行目录访问以及派生请求判断；在目录访问中，查询一次请求地址对应的数据在CPU内部是否有比主存更新的副本，如有，则一次请求访问最新副本；否则判定主存中数据是最新的，一次请求直接访问主存；而且，对于CPU内部有最新副本的情况，生成作为所述一次请求的派生请求的二次请求，所述二次请求或将最新副本回写主存，并且将该最新副本置为无效，或将CPU内最新副本置为无效；在派生请求判断中，判断一次请求是否有派生请求，如果一次请求有派生请求，则使该一次请求不能从一次请求队列释放。

公开(公告)号：CN110690991B

公开(公告)日：2021-03-19

申请号：CN201910852825.9

申请日：2019-09-10

Applicant: 无锡江南计算技术研究所

Inventor： 高剑刚 ,  卢宏生 ,  任秀江 ,  曹志强 ,  周建毅 ,  冯冬明 ,  王梦嘉

IPC: H04L12/24 ,  H04L29/08

Abstract: 一种基于逻辑树的无阻塞网络归约计算装置，属于硬件集成电路技术领域。装置包括网络包接收模块，用于接收缓存网络上传输的归约数据包，并发送给网络包匹配模块；网络包匹配模块，用于将归约数据包的控制信息与集合消息状态记录进行匹配，匹配成功后，发送归约数据包给归约计算模块并触发归约计算模块启动计算；归约计算模块，用于进行本地归约计算和网络归约计算；网络发包模块，用于发送计算结束后的归约计算结果给归约通信指示对象。方法采用上述装置实现。本发明能够自动完成归约通信过程中的集合ID匹配，归约数据计算、归约结果发送等功能，能加速集合归约通信处理，降低集合归约通信对处理器CPU的打扰，提高集合归约通信性能。

公开(公告)号：CN102929800B

公开(公告)日：2015-07-08

申请号：CN201210396169.4

申请日：2012-10-17

Applicant: 无锡江南计算技术研究所

Inventor： 郑卫华 ,  王梦嘉 ,  张清波 ,  许勇 ,  郑方 ,  高红光

IPC: G06F12/08 ,  G06F9/38

Abstract: 本发明提供了一种Cache一致性协议派生处理方法。针对每一个一次请求的一致性处理流程依次执行目录访问以及派生请求判断；在目录访问中，查询一次请求地址对应的数据在CPU内部是否有比主存更新的副本，如有，则一次请求访问最新副本；否则判定主存中数据是最新的，一次请求直接访问主存；而且，对于CPU内部有最新副本的情况，生成作为所述一次请求的派生请求的二次请求，所述二次请求或将最新副本回写主存，并且将该最新副本置为无效，或将CPU内最新副本置为无效；在派生请求判断中，判断一次请求是否有派生请求，如果一次请求有派生请求，则使该一次请求不能从一次请求队列释放。

公开(公告)号：CN102880770A

公开(公告)日：2013-01-16

申请号：CN201210420775.5

申请日：2012-10-29

Applicant: 无锡江南计算技术研究所

Inventor： 任秀江 ,  卢宏生 ,  郑卫华 ,  张清波 ,  王梦嘉 ,  陈彦庭 ,  施晶晶

IPC: G06F17/50

Abstract: 一种基于宏指令队列的CPU访存序列仿真模型，包括：指令缓冲模块，其包括与CPU内部的Cache不命中请求悬挂缓冲个数数量相同的指令缓冲，发出的指令利用冗余域携带有所在指令缓冲的缓冲号，以便根据响应原样返回的该指令缓冲号进行正确性检查；二级Cache和淘汰缓冲模块，用于模拟二级Cache和淘汰缓冲的操作，并对二次请求和响应的合法性进行检查；二次请求处理模块，用于模拟对二次请求的处理功能，接收二次请求，并返回相应类型的应答；流控模块，用于模拟一次请求队列和响应队列的流控功能；指令调度模块，用于从多个指令缓冲中调度一个指令执行；指令译码模块，用于执行指令缓冲指令格式到CPU和一致性协议硬件之间的逻辑接口的格式包的转换。