公开(公告)号：CN115269010A

公开(公告)日：2022-11-01

申请号：CN202210966719.5

申请日：2022-08-12

Applicant: 无锡江南计算技术研究所

Inventor： 过锋 ,  谢军 ,  刘骁 ,  孙红辉 ,  王迪

IPC: G06F9/318 ,  G06F9/30

Abstract: 本发明提供一种支持处理功能扩展的指令构建方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：从处理器中获取目标源操作数；S2：将目标功能描述符存储于目标源操作数；S3：控制加速器对目标源操作数中的目标功能描述符进行解析获取目标指令功能。本发明将目标功能描述符存储在目标源操作数中，实现描述指令功能，由加速器对输入的功能描述符进行解析来识别指令功能，因此可以在不扩展指令长度的前提下进一步扩展指令的功能。

公开(公告)号：CN110691043A

公开(公告)日：2020-01-14

申请号：CN201910857257.1

申请日：2019-09-11

Applicant: 无锡江南计算技术研究所

Inventor： 王谛 ,  陈庆强 ,  张清波 ,  杨萱 ,  孙红辉 ,  严忻恺 ,  王吉军

IPC: H04L12/931 ,  H04L12/933 ,  H04L12/803 ,  H04L12/861 ,  H04L12/863

Abstract: 本发明提供一种支持多源多虚通道非连续传输的插花整理方法，涉及计算机设计技术领域，方法包括以下步骤：S1：目标节点对接收的微片进行解析，将不同微片发送到相应虚通道的接收队列；S2：每个虚通道的接收队列设置一组正在接收包的标记存储器，标记内容；S3：每个虚通道的接收队列中的每个条目均进行接收队列处理；S4：设置一个提交条目地址辅助队列，将各虚通道的报文各个微片的地址依次存入，根据辅助队列的输出依次读取相应的虚通道中的队列条目。本发明一种支持多源多虚通道非连续传输的插花整理方法支持多源多虚通道非连续传输的插花报文的接收和整理，提高了片上网络有效带宽，减少阻塞，减少片上网络死锁和负载不均衡现象。

公开(公告)号：CN114036102A

公开(公告)日：2022-02-11

申请号：CN202111345367.3

申请日：2021-11-15

Applicant: 无锡江南计算技术研究所

Inventor： 杨萱 ,  高红光 ,  唐勇 ,  赵冠一 ,  孙红辉 ,  王吉军

IPC: G06F15/173 ,  G06Q20/40

Abstract: 本发明实施例提供一种支付撤销的多类型分布式管理方法及装置，所述方法包括：获取参与同步操作的处理器核，并确定处理器核中的管理者处理器核及参与者处理器核；并在管理者处理器核中设置与参与者处理器核相应的同步标记位；当接收到同步操作请求时，根据请求处理器核将管理者处理器核中的同步标记位标记为1，在接收到同步操作请求的完成信号时，清除同步标记位；接收到同步撤销请求时，检测请求处理器核对应的同步标记位为1，撤销请求处理器核对应的同步标记位。采用本方法能够支持阵列内同步操作及对应同步撤销操作的并发，发现存在未完成的同步时，可向管理者处理器核发送同步撤销请求，撤销未完成的同步操作，以便进行作业保留恢复流程。

公开(公告)号：CN110716887B

公开(公告)日：2021-08-10

申请号：CN201910857256.7

申请日：2019-09-11

Applicant: 无锡江南计算技术研究所

Inventor： 过锋 ,  陈芳园 ,  高红光 ,  吴珊 ,  赵冠一 ,  孙红辉 ,  陈正博

IPC: G06F12/0877

Abstract: 本发明包括下述步骤：S1、确定需要目标主存的主存数据行的地址信息，该地址信息由写暗示指令携带；S2、通过CPU向目标Cache发出写暗示指令，所述写暗示指令生成写暗示标记，并且将要携带的目标主存的主存数据行地址映射为目标Cache中的缓存行；S3、判断映射的目标Cache中对应的缓存行是否访问命中；S4、确定映射的目标Cache中对应的缓存行命中，则判断缓存行是否有效；S5、确定缓存行有效时，则将该缓存行淘汰回主存；S6、设置缓存行有效，并结束处理，后续对写暗示装入的缓存行进行访问时，按照正常的高速缓存访问方式进行。本发明通过在硬件高速缓存中直接占用缓存行，而不读取并装入对应的主存行，显著降低缓存行第一次访问主存的延迟。

公开(公告)号：CN110718263A

公开(公告)日：2020-01-21

申请号：CN201910846816.9

申请日：2019-09-09

Applicant: 无锡江南计算技术研究所

Inventor： 石嵩 ,  许勇 ,  刘骁 ,  周玉瀚 ,  吕晖 ,  谭弘兵 ,  张昆 ,  孙红辉

IPC: G11C29/56 ,  G11C29/44 ,  G06F11/263

Abstract: 芯片访存通路的高效分段测试系统、方法，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储控制器在其内部设有测试存储器、微操作控制器、IO寄存器，测试存储器用于模拟存储器的读、写延迟行为。方法包括步骤S01,存储控制器发送维护访问请求或CPU访问请求给存储器，检测存储器的访存通路能正常访问，执行步骤S02,不能正常访问，执行步骤S03；步骤S02,存储控制器在测试模式下与测试存储器进行读写数据模式测试；步骤S03，IO寄存器触发微操作控制器工作，微操作控制器发送命令给存储器，用于测试并定位访存通路存在的问题。本发明便于定位芯片访存通路问题，加速芯片的访存通路调试过程，还可实现多种DDR4流程的调试工作。