公开(公告)号：CN114503280A

公开(公告)日：2022-05-13

申请号：CN202180005621.7

申请日：2021-03-08

Applicant: 富士电机株式会社

Inventor： 原田祐一 ,  野口晴司 ,  小宫山典宏 ,  伊仓巧裕 ,  樱井洋辅

IPC: H01L29/739 ,  H01L29/417 ,  H01L21/331

Abstract: 提供一种半导体装置，其具备：第一导电型的漂移区，其设置于半导体基板；第二导电型的基区，其设置于漂移区的上方；第一导电型的发射区，其设置于基区的上方；多个沟槽部，其在半导体基板的正面侧沿预先确定的排列方向排列；沟槽接触部，其在多个沟槽部中的相邻的两个沟槽部之间，设置于半导体基板的正面侧；以及第二导电型的接触层，其设置于沟槽接触部的下方，且掺杂浓度比基区的掺杂浓度高，沟槽接触部的下端比发射区的下端深，在沟槽接触部的侧壁，发射区与接触层接触。

公开(公告)号：CN111668301A

公开(公告)日：2020-09-15

申请号：CN202010079019.5

申请日：2020-02-03

Applicant: 富士电机株式会社

Inventor： 石川隆正 ,  八尾典明 ,  野口晴司

IPC: H01L29/739 ,  H01L29/423 ,  H01L21/331

Abstract: 本公开提供一种能够抑制工时的增加、且能够与栅极沟槽相独立地筛查虚设沟槽的栅极绝缘膜不良的绝缘栅极型半导体装置及其制造方法。绝缘栅极型半导体装置的制造方法包括以下工序：挖出虚设沟槽(41～45)，并且挖出具有呈U字状地包围虚设沟槽(41～45)的平面图案的栅极沟槽(40)；隔着栅极绝缘膜在虚设沟槽(41～45)和栅极沟槽(40)形成虚设电极和栅极电极；形成经由U字状的开口部来与虚设电极连接的试验用凸部以及试验用布线；以及对试验用布线与电荷输送区的下表面之间施加电压来检查虚设沟槽(41～45)内的栅极绝缘膜的绝缘特性。

公开(公告)号：CN106663692B

公开(公告)日：2020-03-06

申请号：CN201680002154.1

申请日：2016-02-03

Applicant: 富士电机株式会社

Inventor： 阿部和 ,  宫田大嗣 ,  高桥英纪 ,  野口晴司 ,  岛田直也

IPC: H01L29/739 ,  H01L21/28 ,  H01L21/336 ,  H01L27/04 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 实现IGBT或进行与IGBT类似的动作的半导体装置的闩锁耐量的提高以及低导通电压化。半导体装置(1A)具备：第一导电型的漂移层(3)；在漂移层(3)上被彼此相邻的沟槽(4)夹着的台面区(5)；栅极电极(8)，其隔着栅极绝缘膜(6)设置于各沟槽(4)的内部；第二导电型的基极区(9)，其设置于台面区(5)；第一导电型的发射极区(11)，其在基极区(9)的表层部沿着沟槽(4)的长边方向周期性地配置有多个；以及第二导电型的接触区(12)，其以夹着各发射极区(11)的方式沿着长边方向与发射极区交替地配置，形成为比发射极区(11)深，且蔓延到发射极区(11)的正下方并相互分离。

公开(公告)号：CN117995902A

公开(公告)日：2024-05-07

申请号：CN202311378369.1

申请日：2023-10-23

Applicant: 富士电机株式会社

Inventor： 樱井洋辅 ,  内藤达也 ,  野口晴司 ,  洼内源宜 ,  儿玉奈绪子 ,  泷下博

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/08

Abstract: 本发明提供一种半导体装置，在半导体装置中，优选具有抑制缺陷区域对晶体管部造成的影响并且容易小型化的结构。在半导体装置中，晶体管部与二极管部之间的边界区具有：第一部分，其与晶体管部相接，不设置寿命调整区；以及第二部分，其与二极管部相接，供二极管部的寿命调整区延伸设置，第一方向上的寿命抑制剂的密度分布具有寿命抑制剂的密度从边界区的第二部分朝向第一部分减少的横斜坡，在第一方向上，第一部分的宽度小于第二部分的宽度，在第一方向上，第一部分的宽度为横斜坡的宽度以上。

公开(公告)号：CN117561611A

公开(公告)日：2024-02-13

申请号：CN202380012488.7

申请日：2023-01-17

Applicant: 富士电机株式会社

Inventor： 樱井洋辅 ,  野口晴司 ,  吉田浩介 ,  浜崎竜太郎 ,  山田拓弥

IPC: H01L29/78

Abstract: 本发明提供半导体装置(100)，其具备：多个沟槽部，其包括栅极沟槽部(G)和虚设沟槽部(E)，且从半导体基板(10)的上表面起设置到比基区(14)更靠下方的位置；第二导电型的第一下端区(202)，其与包括栅极沟槽部在内的两个以上的沟槽部的下端相接地设置；第二导电型的阱区(11)，其在俯视下配置在与第一下端区不同的位置，从半导体基板的上表面起设置到比基区更靠下方的位置，并且掺杂浓度比基区的掺杂浓度高；第二导电型的第二下端区(205)，其在俯视下，在第一下端区与阱区之间，与第一下端区和阱区分离地设置，并且与包括栅极沟槽部在内的一个以上的沟槽部的下端相接地设置。

公开(公告)号：CN116348995A9

公开(公告)日：2023-08-04

申请号：CN202280007098.6

申请日：2022-05-18

Applicant: 富士电机株式会社

Inventor： 野口晴司 ,  浜崎竜太郎 ,  尾崎大辅 ,  樱井洋辅 ,  山田拓弥

IPC: H01L21/336

Abstract: 本发明提供一种半导体装置(100)，其具备：第一导电型的发射区(12)，其与栅极沟槽部(40)接触；第二导电型的接触区(15)，其在栅极沟槽部的长度方向上与发射区交替地配置；第一沟槽接触部(54-1)，其设置到接触区的内部；第二沟槽接触部(54-2)，其设置到发射区的内部；第二导电型的第一插塞部(201)，其被设置为与第一沟槽接触部的下端接触，且浓度比基区的浓度高；以及第二导电型的第二插塞部(202)，其被设置为与第二沟槽接触部的下端接触，并设置到比第一插塞部更靠下表面侧的位置，且浓度比基区的浓度高。

公开(公告)号：CN115207114A

公开(公告)日：2022-10-18

申请号：CN202210347147.2

申请日：2022-04-01

Applicant: 富士电机株式会社

Inventor： 樱井洋辅 ,  野口晴司 ,  吉村尚 ,  泷下博 ,  内田美佐稀

IPC: H01L29/739 ,  H01L29/36 ,  H01L21/331 ,  H01L21/265

Abstract: 本发明提供半导体装置和制造方法，在深度方向上较长地形成高浓度区。半导体装置设置有IGBT，并具备：半导体基板，其具有上表面和下表面，且整体地分布有体施主；氢峰，其氢化学浓度示出极大值，并包含在深度方向上距半导体基板的下表面25μm以上而配置的顶点、氢化学浓度从顶点朝向上表面减小的上侧拖尾、以及氢化学浓度从顶点朝向下表面且比上侧拖尾平缓地减小的下侧拖尾；以及第一高浓度区，其施主浓度高于体施主浓度且包含从氢峰的顶点朝向上表面延伸4μm以上的区域。

公开(公告)号：CN105448712B

公开(公告)日：2020-04-28

申请号：CN201510564812.3

申请日：2015-09-07

Applicant: 富士电机株式会社

Inventor： 野口晴司

IPC: H01L21/331 ,  H01L21/266 ,  H01L29/739 ,  H01L29/06

Abstract: 本发明提供能够稳定地确保预定的电特性的半导体装置的制造方法。首先，在n‑型半导体基板的正面形成n+型发射区(6)形成用的第一抗蚀掩模(11)。第一抗蚀掩模(11)也保留在栅电极(5)的表面。接着，使用第一抗蚀掩模(11)进行第一离子注入，形成n+型发射区(6)。此时，作为第一离子注入，以与基板正面垂直的注入角度进行垂直离子注入和以相对于与基板的正面垂直的方向倾斜的注入角度θ进行倾斜离子注入(14)。通过倾斜离子注入(14)，从而扩大n+型发射区(6)的沟槽短边方向的宽度w1。接着，使用第二抗蚀掩模进行第二离子注入，形成p+型接触区。其后，通过热处理使n+型发射区(6)和p+型接触区扩散和活性化。

公开(公告)号：CN105448712A

公开(公告)日：2016-03-30

申请号：CN201510564812.3

申请日：2015-09-07

Applicant: 富士电机株式会社

Inventor： 野口晴司

IPC: H01L21/331 ,  H01L21/266 ,  H01L29/739 ,  H01L29/06

Abstract: 本发明提供能够稳定地确保预定的电特性的半导体装置的制造方法。首先，在n-型半导体基板的正面形成n+型发射区(6)形成用的第一抗蚀掩模(11)。第一抗蚀掩模(11)也保留在栅电极(5)的表面。接着，使用第一抗蚀掩模(11)进行第一离子注入，形成n+型发射区(6)。此时，作为第一离子注入，以与基板正面垂直的注入角度进行垂直离子注入和以相对于与基板的正面垂直的方向倾斜的注入角度θ进行倾斜离子注入(14)。通过倾斜离子注入(14)，从而扩大n+型发射区(6)的沟槽短边方向的宽度w1。接着，使用第二抗蚀掩模进行第二离子注入，形成p+型接触区。其后，通过热处理使n+型发射区(6)和p+型接触区扩散和活性化。

公开(公告)号：CN111613667B

公开(公告)日：2025-03-04

申请号：CN202010000510.4

申请日：2020-01-02

Applicant: 富士电机株式会社

Inventor： 石川隆正 ,  野口晴司

IPC: H10D12/00 ,  H10D12/01 ,  H10D30/63 ,  H10D30/01 ,  H10D64/68 ,  H10D64/27 ,  H01L23/544

Abstract: 本发明提供一种绝缘栅极型半导体装置及其制造方法，能够抑制工时的增加、且能够与栅极沟槽的栅极绝缘膜相独立地进行虚设沟槽的栅极绝缘膜不良的筛查。包括以下工序：掘出栅极沟槽(51)和虚设沟槽(42)；隔着栅极绝缘膜(6)在虚设沟槽(42)中埋入虚设电极(72)，并且隔着栅极绝缘膜(6)在栅极沟槽(51)中埋入栅极电极(71)；以将虚设电极(72)上露出、且将栅极电极(71)覆盖的方式选择性地形成检查用绝缘膜(11)；在虚设电极(72)和检查用绝缘膜(11)上沉积检查用导电膜(20)；以及在检查用导电膜(20)与电荷输送区(1)之间施加电压，由此选择性地检查虚设沟槽(51)内的栅极绝缘膜(6)的绝缘特性。