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公开(公告)号：CN102254850B
公开(公告)日：2015-07-15
申请号：CN201110143957.8
申请日：2011-05-19
Applicant: 富士电机株式会社
Inventor： 儿玉奈绪子
IPC: H01L21/68 , H01L21/336
CPC classification number: H01L29/7802 , H01L23/544 , H01L29/045 , H01L29/0634 , H01L29/1095 , H01L29/66712 , H01L2223/5442 , H01L2223/54426 , H01L2223/5446 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种制造超结半导体器件的方法。在半导体芯片部分(4)之间的划线(5)上一并形成对准标记组(11到15)，每个对准标记组由包括平行线性平面图案的沟槽形成且用于多个外延层生长循环中的任一循环，将每个对准标记组中的沟槽之间的台面区域宽度设定为在每个外延层生长循环结束时的外延层设计总厚度的四分之一或更长，上述台面区域宽度由彼此面对且在对准标记(11到15)中画出的单箭头之间的距离来示出。根据本发明的制造超结半导体器件的方法有助于：即使外延层生长速率较高，也可通过较少的附加步骤，将因从下外延层中的对准标记转印成上外延层中的对准标记时所产生的形状改变抑制得较小以足以检测出所转印的对准标记。
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公开(公告)号：CN117995902A
公开(公告)日：2024-05-07
申请号：CN202311378369.1
申请日：2023-10-23
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/08
Abstract: 本发明提供一种半导体装置，在半导体装置中，优选具有抑制缺陷区域对晶体管部造成的影响并且容易小型化的结构。在半导体装置中，晶体管部与二极管部之间的边界区具有：第一部分，其与晶体管部相接，不设置寿命调整区；以及第二部分，其与二极管部相接，供二极管部的寿命调整区延伸设置，第一方向上的寿命抑制剂的密度分布具有寿命抑制剂的密度从边界区的第二部分朝向第一部分减少的横斜坡，在第一方向上，第一部分的宽度小于第二部分的宽度，在第一方向上，第一部分的宽度为横斜坡的宽度以上。
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公开(公告)号：CN115692332A
公开(公告)日：2023-02-03
申请号：CN202210575697.X
申请日：2022-05-24
Applicant: 富士电机株式会社
IPC: H01L23/31 , H01L23/00 , H01L29/739 , H01L21/56
Abstract: 本发明提供一种半导体装置和半导体装置的制造方法，在半导体装置的制造中，优选抑制切割时的损伤。所述半导体装置具备：半导体基板，其设置有有源部和包围有源部的边缘终端结构部；层间绝缘膜，其设置于半导体基板的上方；保护膜，其设置于层间绝缘膜的上方；以及突出部，其比边缘终端结构部远离有源部而设置且比层间绝缘膜突出，突出部不被保护膜覆盖，保护膜设置于比突出部靠有源部侧的位置。
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公开(公告)号：CN111247628A
公开(公告)日：2020-06-05
申请号：CN201980005229.5
申请日：2019-04-08
Applicant: 富士电机株式会社
Inventor： 儿玉奈绪子
IPC: H01L21/322 , H01L21/265 , H01L21/266 , H01L21/336 , H01L29/12 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868
Abstract: 半导体装置的制造方法是首先，在第一导电型的半导体基板(10)的一侧的主表面(10a)侧形成半导体元件的正面元件结构。接着，在半导体基板(10)的另一侧的主表面(10b)侧形成第一保护膜(17)。接着，从形成了第一保护膜(17)的另一侧的主表面(10b)侧向半导体基板(10)注入离子。接着，去除第一保护膜(17)。在形成第一保护膜(17)后，可以在半导体基板(10)的一侧的主表面(10a)侧形成第二保护膜(16)。
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公开(公告)号：CN111886682B
公开(公告)日：2025-01-17
申请号：CN201980021045.8
申请日：2019-10-11
Applicant: 富士电机株式会社
Abstract: 提供一种半导体装置，在深度方向上，氢浓度分布具有第一氢浓度峰和第二氢浓度峰，施主浓度分布具有第一施主浓度峰和第二施主浓度峰，第一氢浓度峰和第一施主浓度峰配置于第一深度，第二氢浓度峰和第二施主浓度峰配置于第二深度，该第二深度以下表面为基准时比第一深度深，各浓度峰具有浓度值随着从下表面朝向上表面而增大的上行斜坡，用第二氢浓度峰的上行斜坡的斜率将第二施主浓度峰的上行斜坡的斜率归一化而得的值小于用第一氢浓度峰的上行斜坡的斜率将第一施主浓度峰的上行斜坡的斜率归一化而得的值。
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Patent Agency Ranking
公开(公告)号：CN112204710B
公开(公告)日：2024-07-09
申请号：CN201980034474.9
申请日：2019-12-25
Applicant: 富士电机株式会社
IPC: H01L21/265 , H01L21/322 , H01L21/8234 , H01L27/06 , H01L29/06 , H01L29/78 , H01L29/739 , H01L21/336 , H01L29/861 , H01L29/868
Abstract: 提供一种半导体装置，其在深度方向上，氢浓度分布具有氢浓度峰，氦浓度分布具有氦浓度峰，施主浓度分布具有第一施主浓度峰和第二施主浓度峰，氢浓度峰和第一施主浓度峰配置于第一深度，氦浓度峰和第二施主浓度峰配置于第二深度，以该半导体装置的下表面为基准时，所述第二深度比第一深度深，各浓度峰具有浓度值随着从下表面朝向上表面而增大的上行斜坡，用氦浓度峰的上行斜坡的斜率将第二施主浓度峰的上行斜坡的斜率归一化而得的值小于用氢浓度峰的上行斜坡的斜率将第一施主浓度峰的上行斜坡的斜率归一化而得的值。
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公开(公告)号：CN109979807B
公开(公告)日：2024-06-04
申请号：CN201811294755.1
申请日：2018-11-01
Applicant: 富士电机株式会社
Inventor： 儿玉奈绪子
IPC: H01L21/027 , H01L21/66 , H01L23/544
Abstract: 本发明提供能提高对准精度的半导体装置的制造方法。检测半导体基板(1)的表面的背面用对准标记(3)，在半导体基板的背面上形成图案化成与表面元件结构相应的电路图案的抗蚀剂掩模。背面用对准标记(3)的检测通过使用与半导体基板的背面(1b)对置的检测器(23)，测量基于从半导体基板的背面(1b)照射的红外光的反射光(22)的反射强度的对比度来进行。背面用对准标记(3)由阶梯差构成，所述阶梯差由半导体基板的表面和形成于半导体基板的表面的沟槽(33、34)的底面形成。在沟槽(33、34)的内部埋入多晶硅膜。背面用对准标记具有成为在与半导体基板的表面平行的方向上并列3个以上沟槽的布局的例如十字状的平面形状。
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公开(公告)号：CN108630532B
公开(公告)日：2023-09-12
申请号：CN201810058342.7
申请日：2018-01-22
Applicant: 富士电机株式会社
Inventor： 儿玉奈绪子
IPC: H01L21/266 , H01L21/322 , H01L21/336
Abstract: 本发明提供防止将光致抗蚀剂膜用作掩模时的抗蚀剂图案端部的形状垮塌而减少设计余量的半导体装置的制造方法。包括：第一工序，在半导体晶片(10)的第一主面涂敷光致抗蚀剂而形成光致抗蚀剂膜(31)；第二工序，在光致抗蚀剂膜(31)转印形成第一开口部的第一掩模图案(32a)；第三工序，在光致抗蚀剂膜转印形成位置与第一开口部的位置不同的第二开口部的第二掩模图案(32b)；第四工序，基于第一掩模图案(32a)以及第二掩模图案选择性地除去光致抗蚀剂膜(31)，形成具有光致抗蚀剂膜的第一开口部以及第二开口部的抗蚀剂掩模；第五工序，将抗蚀剂掩模(31)作为掩模，以离子注入的方式将杂质注入半导体晶片(10)。
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公开(公告)号：CN112204710A
公开(公告)日：2021-01-08
申请号：CN201980034474.9
申请日：2019-12-25
Applicant: 富士电机株式会社
IPC: H01L21/265 , H01L21/322 , H01L21/8234 , H01L27/06 , H01L29/06 , H01L29/78 , H01L29/739 , H01L21/336 , H01L29/861 , H01L29/868
Abstract: 高精度地控制通过结晶缺陷与氢结合而产生的施主区域的范围和施主浓度。提供一种半导体装置，其在深度方向上，氢浓度分布具有氢浓度峰，氦浓度分布具有氦浓度峰，施主浓度分布具有第一施主浓度峰和第二施主浓度峰，氢浓度峰和第一施主浓度峰配置于第一深度，氦浓度峰和第二施主浓度峰配置于第二深度，以该半导体装置的下表面为基准时，所述第二深度比第一深度深，各浓度峰具有浓度值随着从下表面朝向上表面而增大的上行斜坡，用氦浓度峰的上行斜坡的斜率将第二施主浓度峰的上行斜坡的斜率归一化而得的值小于用氢浓度峰的上行斜坡的斜率将第一施主浓度峰的上行斜坡的斜率归一化而得的值。
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公开(公告)号：CN113544824B
公开(公告)日：2024-12-03
申请号：CN202080018058.2
申请日：2020-08-11
Applicant: 富士电机株式会社
IPC: H01L21/308 , H01L27/07
Abstract: 在半导体晶片(10')的正面的聚酰亚胺保护膜(21)和虚设图案用聚酰亚胺膜(22)和虚设图案上形成为了通过氦照射而向IGBT区(31)的重叠区(33)和FWD区(32)导入杂质缺陷而用作遮挡膜的抗蚀剂膜(52)。虚设图案用聚酰亚胺膜(22)(第一聚酰亚胺膜(22a))至少配置在距聚酰亚胺保护膜(21)的距离(w1)成为小于1mm的位置，并且被抗蚀剂膜(52)完全地覆盖。虚设图案用聚酰亚胺膜(22)从相邻的重叠区(33)离开而配置。相邻的虚设图案用聚酰亚胺膜(22)间的距离(w3)是小于1mm。由此，能够使用抗蚀剂膜(52)作为遮挡膜而向预定位置高位置精度地导入预定杂质，并且能够防止成本增大。
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