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公开(公告)号：CN116888741A
公开(公告)日：2023-10-13
申请号：CN202280016726.7
申请日：2022-08-25
Applicant: 富士电机株式会社
IPC: H01L29/78
Abstract: 本发明提供一种绝缘栅双极型晶体管，该绝缘栅双极型晶体管具备：基区，其设置于发射区与漂移区之间；蓄积区，其设置于基区与漂移区之间，并且掺杂浓度比漂移区的掺杂浓度高；栅极沟槽部，其从半导体基板的上表面设置到比蓄积区更靠下方的位置为止；以及下端区域，其与栅极沟槽部的下端接触而设置，蓄积区具有掺杂浓度在深度方向上呈现最大值的第一浓度峰，第一浓度峰与下端区域之间在深度方向上的距离比第一浓度峰与基区之间在所述深度方向上的距离小。
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公开(公告)号：CN116348995A
公开(公告)日：2023-06-27
申请号：CN202280007098.6
申请日：2022-05-18
Applicant: 富士电机株式会社
IPC: H01L21/336
Abstract: 本发明提供一种半导体装置(100)，其具备：第一导电型的发射区(12)，其与栅极沟槽部(40)接触；第二导电型的接触区(15)，其在栅极沟槽部的长度方向上与发射区交替地配置；第一沟槽接触部(54‑1)，其设置到接触区的内部；第二沟槽接触部(54‑2)，其设置到发射区的内部；第二导电型的第一插塞部(201)，其被设置为与第一沟槽接触部的下端接触，且浓度比基区的浓度高；以及第二导电型的第二插塞部(202)，其被设置为与第二沟槽接触部的下端接触，并设置到比第一插塞部更靠下表面侧的位置，且浓度比基区的浓度高。
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公开(公告)号：CN119092536A
公开(公告)日：2024-12-06
申请号：CN202410480366.7
申请日：2024-04-22
Applicant: 富士电机株式会社
IPC: H01L29/739 , H01L29/423
Abstract: 本发明提供一种半导体装置，所述半导体装置具备：有源部、设置于半导体基板的第一导电型的漂移区、设置于所述漂移区的上方的第二导电型的基区、设置于所述半导体基板的上方的栅极焊盘、设置于所述半导体基板的上方的发射电极、在所述有源部中设置于所述半导体基板的正面的栅极沟槽部、以及用于将所述栅极焊盘与所述栅极沟槽部连接的栅极布线部，所述栅极布线部具有沿预先确定的方向延伸的第一栅极沟槽布线部、以及沿与所述第一栅极沟槽布线部不同的方向延伸并与所述第一栅极沟槽布线部在交叉部交叉的第二栅极沟槽布线部，所述发射电极设置于所述交叉部的上方。
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公开(公告)号：CN116613202A
公开(公告)日：2023-08-18
申请号：CN202211675712.4
申请日：2022-12-26
Applicant: 富士电机株式会社
IPC: H01L29/739 , H01L29/423
Abstract: 提供一种半导体装置，降低半导体装置的导通损耗。与栅极沟槽部接触的两个台面部中的一个台面部是掺杂浓度高于漂移区的掺杂浓度的第一导电型的发射区与栅极沟槽部接触地配置的有源台面部，与栅极沟槽部接触的两个台面部中的另一个台面部是不具有发射区的虚设台面部，虚设台面部与发射电极之间的电阻即虚设接触电阻是有源台面部与发射电极之间的电阻即有源接触电阻的1000倍以上。
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Patent Agency Ranking
公开(公告)号：CN117561611A
公开(公告)日：2024-02-13
申请号：CN202380012488.7
申请日：2023-01-17
Applicant: 富士电机株式会社
IPC: H01L29/78
Abstract: 本发明提供半导体装置(100)，其具备：多个沟槽部，其包括栅极沟槽部(G)和虚设沟槽部(E)，且从半导体基板(10)的上表面起设置到比基区(14)更靠下方的位置；第二导电型的第一下端区(202)，其与包括栅极沟槽部在内的两个以上的沟槽部的下端相接地设置；第二导电型的阱区(11)，其在俯视下配置在与第一下端区不同的位置，从半导体基板的上表面起设置到比基区更靠下方的位置，并且掺杂浓度比基区的掺杂浓度高；第二导电型的第二下端区(205)，其在俯视下，在第一下端区与阱区之间，与第一下端区和阱区分离地设置，并且与包括栅极沟槽部在内的一个以上的沟槽部的下端相接地设置。
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公开(公告)号：CN116348995A9
公开(公告)日：2023-08-04
申请号：CN202280007098.6
申请日：2022-05-18
Applicant: 富士电机株式会社
IPC: H01L21/336
Abstract: 本发明提供一种半导体装置(100)，其具备：第一导电型的发射区(12)，其与栅极沟槽部(40)接触；第二导电型的接触区(15)，其在栅极沟槽部的长度方向上与发射区交替地配置；第一沟槽接触部(54-1)，其设置到接触区的内部；第二沟槽接触部(54-2)，其设置到发射区的内部；第二导电型的第一插塞部(201)，其被设置为与第一沟槽接触部的下端接触，且浓度比基区的浓度高；以及第二导电型的第二插塞部(202)，其被设置为与第二沟槽接触部的下端接触，并设置到比第一插塞部更靠下表面侧的位置，且浓度比基区的浓度高。
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公开(公告)号：CN117561612A
公开(公告)日：2024-02-13
申请号：CN202380012492.3
申请日：2023-01-17
Applicant: 富士电机株式会社
IPC: H01L29/78
Abstract: 本发明提供半导体装置(100)，其具备：多个沟槽部，其包括栅极沟槽部(G)和虚设沟槽部(E)，且从半导体基板(10)的上表面起设置到比基区(14)更靠下方的位置；第二导电型的第一下端区(202)，其与包括栅极沟槽部在内的两个以上的沟槽部的下端相接地设置；第二导电型的阱区(11)，其在俯视下配置在与第一下端区不同的位置，从半导体基板的上表面起设置到比基区更靠下方的位置，并且掺杂浓度比基区的掺杂浓度高；第二导电型的第二下端区(205)，其在俯视下，在第一下端区与阱区之间，与第一下端区和阱区分离地设置，并且与包括栅极沟槽部在内的一个以上的沟槽部的下端相接地设置。
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公开(公告)号：CN117063293A
公开(公告)日：2023-11-14
申请号：CN202280024178.2
申请日：2022-10-14
Applicant: 富士电机株式会社
IPC: H01L29/78
Abstract: 本发明提供一种半导体装置，其具备：半导体基板，其包括第一导电型的漂移区；第二导电型的基区，其设置在漂移区与半导体基板的上表面之间；多个沟槽部，其从半导体基板的上表面起设置到比基区更靠下方的位置；第二导电型的下端区，其与两个以上的沟槽部的下端相接地设置；第二导电型的阱区，其从半导体基板的上表面起设置到比基区更靠下方的位置，并且掺杂浓度高于基区的掺杂浓度；以及第二导电型的高电阻区，其在俯视时配置于下端区与阱区之间，并且掺杂浓度低于下端区的掺杂浓度。
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