-
公开(公告)号：CN119360924A
公开(公告)日：2025-01-24
申请号：CN202411958430.4
申请日：2024-12-30
Applicant: 安徽大学
Abstract: 本发明涉及DRAM电路设计技术领域，具体涉及一种减小位线耦合电容影响的DRAM阵列电路及模块。本发明包括：目标阵列、参考阵列、奇行灵敏放大器SAk、偶行灵敏放大器SAj、奇行预充电路PREk、奇行开关Sbl,k、奇行开关Sblb,k。本发明将DRAM阵列电路的位线按照奇偶行进行划分，通过对奇行位线增设额外的预充电路、并配合奇行位线与奇行灵敏放大器进行接通或断开，实现奇偶读取；本发明的奇偶读取相较于传统DRAM阵列读取，能够大幅度降低DRAM阵列耦合电容的影响，显著提升DRAM阵列读取结果准确率。本发明解决了传统DRAM阵列电路进行读取时受位线耦合电容影响大的问题。
-
公开(公告)号：CN119356640A
公开(公告)日：2025-01-24
申请号：CN202411918331.3
申请日：2024-12-25
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种随机计算的CIM电路及适于机器学习训练的MAC运算电路，该电路包括：存算阵列、随机量化电路、以及外围电路。其中，存算阵列采用具有数据存储和逻辑运算功能的SRAM阵列。随机量化电路包括随机电压生成器、孪生比较器阵列、随机累加电路和转码电路。随机电压生成器生成随机电压，孪生比较器阵列利用随机电压生成SRAM阵列输出的运算结果的随机比特流，随机累加电路根据各个随机比特流在随机域内实现乘积结果的累加；转码电路将最终结果的随机比特流转码为对应的数值。本发明还引入转置设计来实现更高效的全并行操作。本发明解决了现有各类采用全加器的CIM电路存在的面积效率较低和功耗较高的问题。
-
公开(公告)号：CN118486377A
公开(公告)日：2024-08-13
申请号：CN202410649997.7
申请日：2024-05-24
Applicant: 安徽大学
IPC: G16B40/20 , G16C20/70 , G16C20/10 , G06F18/213 , G06F18/24 , G06N3/0442 , G06N3/0464 , G06N3/0475
Abstract: 本发明提供多源领域自适应乙酰化位点预测方法及系统，方法包括：数据收集和预处理,构建数据集；构建孪生混合神经网络,包括：序列特征提取器、序列特征分类器；采用多源领域自适应方法训练；对模型进行性能评估，通过最小化总损失更新模型直到模型收敛于验证集。本发明解决了由于无法利用不同物种数据，导致模型预测性能受到制约，以及序列特征提取依赖人工的技术问题。
-
公开(公告)号：CN115691608A
公开(公告)日：2023-02-03
申请号：CN202211344085.6
申请日：2022-10-31
Applicant: 安徽大学
IPC: G11C11/408 , G11C11/4097 , G11C11/40 , G06F7/523 , G06F7/501
Abstract: 本发明涉及存内计算技术领域，特别是涉及一种存内计算电路、存内可回写乘法计算电路及芯片。该存内计算电路包括自上而下依次设置的权重层、计算层和第一存储层和第二存储层；权重层用于存储二进制权重；计算层用于将外部输入的二进制权重与权重层内存储的二进制权重进行乘法运算；第一存储层用于存储高四位运算结果；第二存储层用于存储低四位运算结果；存内计算电路执行乘法操作时，将输入信号线IN_B输入的四位权重与权重层存储的四位权重的乘法运算拆分成四周期的加法运算，并将运算结果存储至第一存储层和第二存储层内。本发明的电路把乘法从基于模拟域的运算引入到基于数字域的运算，并将运算结果回存，避免了模拟域乘法所遇到的问题。
-
公开(公告)号：CN119940449A
公开(公告)日：2025-05-06
申请号：CN202510416785.9
申请日：2025-04-03
Applicant: 安徽大学
IPC: G06N3/08 , G06N5/04 , G06N3/0455
Abstract: 本发明涉及大模型领域，特别是涉及一种结合小波特征分析和各向异性损失的注意力稀释优化方法，及其对应的计算机程序产品和自然语言处理设备。该方案首先按照精度等级预设多个初始化量化词表；并结合对输入特征的小波特征分析结果灵活选择初始化量化词表。然后，采用得分感知量化损失或各向异性损失横向各个query与量化点间的距离，实现对量化词表进行分区和更新。最后利用更新后的量化词表将所有query量化为相应的量化点；通过计算量化点与key的内积构建查找表；用查找表中的#imgabs0#近似表示#imgabs1#的结果，进而实现注意力计算。本发明解决了现有的Transformer中的注意力机制存在的效率较低以及鲁棒性较差的问题。
-
Patent Agency Ranking
公开(公告)号：CN119415475B
公开(公告)日：2025-04-04
申请号：CN202510026330.6
申请日：2025-01-08
Applicant: 安徽大学
IPC: G06F15/78 , G06F7/544 , G11C11/412 , G11C11/418 , G11C11/419
Abstract: 本申请涉及一种SRAM的存内乘法运算电路和模块、SRAM和电子设备，其中，该存内乘法运算电路包括存储部分和加权部分，存储部分包括八个存储单元，每个存储单元具有模拟量输入端和模拟量输出端且用于存储单比特权重，每个存储单元在自身存储的单比特权重为1时导通模拟量输入端和模拟量输出端以及在自身存储的单比特权重为0时断开模拟量输入端和模拟量输出端；加权部分包括第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容、第十电容和第十一电容。所采用电容的数量和总容值均更少，降低了电路面积开销，解决了目前基于电荷域的SRAM的存内乘法运算电路的面积开销较大的问题。
-
公开(公告)号：CN119091943A
公开(公告)日：2024-12-06
申请号：CN202411210019.9
申请日：2024-08-30
Applicant: 安徽大学
IPC: G11C11/412 , H10B10/00 , G11C11/418 , G11C11/419 , G11C15/04
Abstract: 本发明属于集成电路技术领域，具体涉及一种10T‑SRAM单元、双通道读与内容寻址的逻辑电路及其芯片。10T‑SRAM单元由P1～P2和N1～N8构成。其中，P1、P2、N1～N4构成6T存储单元，剩余器件构成配置电路。N5和N6的栅极分别连接在6T存储单元中的存储节点Q和QB上；N7和N8的栅极分别接控制信号SL和SR；N5的漏极与N7的源极相连；N8的源极与N6的漏极相连；N5、N6的源极连接在传递信号线TL上，N7、N8的漏极连接在标志信号线ML上。将多个10T‑SRAM阵列排布，同行中相邻单元的TL和ML相连则构成双通道读与内容寻址的逻辑电路。本发明的电路同时具备数据存储，双通道数据读以及内容寻址功能；电路简单却功能强大，可以克服现有电路的效率和功耗缺陷。
-
公开(公告)号：CN118132034A
公开(公告)日：2024-06-04
申请号：CN202410243339.8
申请日：2024-03-04
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种乒乓式乘法单元，一个基于乒乓式乘法及重构加法器树的存内计算电路，及其对应的CIM芯片。乒乓式乘法单元将原存算电路中的存储阵列按列划分左右两部分，并利用2个与门以及1个二选一选择器实现根据不同的控制信号；选择其中一个存储阵列中存储的数据作为权重，与Input端口输入的数据相乘，输出乘法运算结果；并允许未被选中的存储阵列在逻辑运算过程中更新权重。存内计算电路则在SRAM的基础上增加乒乓乘法模块、加法器组、数据输入单元、回写单元，以及模式控制模块；进而实现多比特数之间的乘法与乘累加运算。本发明解决现有存算电路无法同步计算和权重更新，不适用于神经网络处理的问题。
-
公开(公告)号：CN116312670A
公开(公告)日：2023-06-23
申请号：CN202310161572.7
申请日：2023-02-24
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种9T1C存算电路、乘累加运算电路、存内运算电路、芯片。9T1C存算电路具有数据读写保持功能和乘法运算功能；9T1C存算电路由6个NMOS管N0～N5，3个PMOS管P0～P2和1个电容C0构成。电路中的P0、N0、P1、N1构成交叉耦合结构，用于锁存数据；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为两个存储节点写通路；N4和P2构成传输门；N5作为计算控制端，C0作为传输电压差的电容。乘累加运算电路包括：由9T1C存算电路按列构成的运算阵列、字线组、位线组、输入信号线IL，输出信号线OL、列开关S和量化电路；并进一步构成存内运算电路，本发明相对现有方案提升了存算电路在功耗、稳定性、精度和运算效率等方面的表现。
-
公开(公告)号：CN116204490A
公开(公告)日：2023-06-02
申请号：CN202310216702.2
申请日：2023-03-03
Applicant: 安徽大学
IPC: G06F15/78 , G06F7/53 , G11C11/411 , G11C11/413
Abstract: 本发明属于集成电路技术领域，具体涉及一种基于低电压技术的7T存算电路、乘累加运算电路和CIM芯片。7T存算电路由3个PMOS管P1～P3，4个NMOS管N1～N4构成，其中，P1、P2的源极接电源VDD。P2、N2的栅极与N3的源极、P3的漏极、N1的漏极相连，并作为存储节点Q。P1、N1的栅极与P2、N2的漏极相连并作为反相存储节点QB。P1的漏极与与P3的源极相连；N1的源极与N4的漏极相连。N2的源极和N4的源极接VSS；N3的栅极接信号线WL；N3的漏极接信号线BL；P3的栅极接信号线WLA；N4的栅极接信号线WLB。乘累加运算电路和CIM芯片则包括由7T存算电路构建的核心阵列以及必要的外围功能。本发明解决了现有低电压的CIM设计难度高，电路的功耗、运算性能等指标难以满足预期的问题。
-
-
-
-
-
-
-
-
-
Search Results
37
records
(took 0.022 seconds)
