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公开(公告)号：CN109490743A
公开(公告)日：2019-03-19
申请号：CN201811499473.5
申请日：2019-01-16
Applicant: 大连芯冠科技有限公司
IPC: G01R31/26
Abstract: 本发明公开一种半导体晶圆PCM测试方法，在硬件上设置了连接于测试源表和探针排之间并与电脑控制端口相接的开关矩阵，软件上增加了测试项目档案管理。电脑控制探针台进行PCM切换后，只需控制载台在一个PCM各个测试结构中移动、控制开关矩阵实现各种测试方法与源表的接线转换、控制不同测试程序的调用，即可完成对PCM所有测试结构的测试，操作简单，可有效提高测试效率。
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公开(公告)号：CN109346513A
公开(公告)日：2019-02-15
申请号：CN201811145381.7
申请日：2018-09-29
Applicant: 大连芯冠科技有限公司
IPC: H01L29/207 , H01L29/06 , H01L21/02 , C30B25/18
Abstract: 本发明公开一种可提高晶体质量和耐压性能的氮化物外延层，有衬底、AlN缓冲层、AlxGa1-xN缓冲层及GaN层，AlN缓冲层上表面有孔洞，所述孔洞内插接有MgxN纳米柱。制备方法依次按照如下步骤进行：在衬底上生长AlN缓冲层；控制反应室的压力为50~150mbar，以150~500 sccm的流量向反应室内通入金属镁元素5~30 s；依次生长AlxGa1-xN缓冲层及GaN层。
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公开(公告)号：CN108598162A
公开(公告)日：2018-09-28
申请号：CN201810436768.1
申请日：2018-05-09
Applicant: 大连芯冠科技有限公司
IPC: H01L29/778 , H01L29/06 , H01L21/335
Abstract: 本发明公开一种具有极化匹配势垒层的增强型GaN HEMT，由下至上依次为衬底、缓冲层、沟道层及AlxInyGa1-x-yN势垒层，所述AlxInyGa1-x-yN势垒层边缘有隔离区，在隔离区之内有源区的AlxInyGa1-x-yN势垒层上有源电极、漏电极及栅电极，所述AlxInyGa1-x-yN势垒层由极化强度大于沟道层的极化不匹配势垒层和极化强度与沟道层匹配的极化匹配势垒层拼成，所述极化匹配势垒层位于栅电极正投影下方区域内。具有高阈值电压及低沟道导通电阻，制备方法稳定可重复且均匀性高。
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公开(公告)号：CN111337807B
公开(公告)日：2022-02-22
申请号：CN202010186109.4
申请日：2020-03-17
Applicant: 大连芯冠科技有限公司
Abstract: 本发明提供一种开关器件的高频高压动态导通电阻测试电路及测量方法，电路包括主路和测试支路；所述主路包括被测开关管、负载、检流电阻以及供电电源，所述被测开关管的漏极与所述负载串联并连接于供电电源正极，源极与检流电阻串联并连接供电电源负极；所述测试支路包括测试开关管及测试电阻，所述测试开关管的漏极与所述负载串联并连接于供电电源正极；通过控制所述测试开关管的开关来控制测试端电压，当被测开关管导通时，测试端电压为被测开关管的导通压降，当被测器件关断时测试端电压被钳制在低电压。本发明提出一种新的测试方法，实现了高压有效钳制，有效减少输出电容充放电引起的电压过冲现象，引入了零电压零电流开关的测量支路有效改善了震荡，提升测试精度。
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公开(公告)号：CN113161417A
公开(公告)日：2021-07-23
申请号：CN202110272449.3
申请日：2021-03-12
Applicant: 大连芯冠科技有限公司
IPC: H01L29/778 , H01L23/498
Abstract: 本发明提供了一种提高GaN HEMT垂直方向抗击穿能力的封装结构，包括：GaN HEMT，所述GaN HEMT的源极、漏极和栅极三电极均位于第一表面，与所述第一表面相对的第二表面设置衬底；双面覆金属陶瓷基板，所述双面覆金属陶瓷基板的上表面金属层通过焊料与GaN HEMT的衬底相连；还包括：第一电阻和第二电阻，所述第一电阻的一端与GaN HEMT的漏极相连、另一端与所述双面覆金属陶瓷基板的上表面金属层相连，第二电阻的一端与所述双面覆金属陶瓷基板的上表面金属层相连，另一端与GaN HEMT源极相连。本发明主要利用电阻实现衬底电压的调节，实现GaN HEMT漏极与衬底压差、源极与衬底压差的优化电压分配，进而提高GaN HEMT垂直方向上的抗击穿能力。
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Patent Agency Ranking
公开(公告)号：CN110676189A
公开(公告)日：2020-01-10
申请号：CN201910918010.6
申请日：2019-09-26
Applicant: 大连理工大学 , 大连芯冠科技有限公司
Abstract: 本申请公开了一种确定GaN cascode器件失效位置的测试分析方法，属于半导体芯片的可靠性测试领域。技术要点是：对器件的栅极漏电水平Igss进行测量；对器件在关态低漏级电压下的漏级漏电水平Idss@LV进行测量；对器件在关态高漏级电压下的漏电水平Idss@HV进行测量；通过测试结果分析对照表可以确定器件内部的失效位置，同时明确器件失效的原理和模型。有益效果：本发明所述的确定GaN cascode器件失效位置的测试分析方法将传统测试的繁琐流程简化为三步，且无需解封步骤，在保证测试分析结果准确性同时能快速准确地得出器件的失效位置和原理。
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公开(公告)号：CN109308999A
公开(公告)日：2019-02-05
申请号：CN201811145352.0
申请日：2018-09-29
Applicant: 大连芯冠科技有限公司
IPC: H01L21/28
Abstract: 本发明公开一种工艺流程简单、成本低、效率高的选择性刻蚀制备功率器件多场板的方法，按照如下步骤进行：在基片上制备介质层；在介质层上制备刻蚀牺牲层；去除刻蚀牺牲层的部分区域至介质层界面，所述部分区域为多场板台阶最底层的正投影面积；以刻蚀牺牲层为掩膜对介质层进行刻蚀，刻蚀至多场板台阶的一个台阶深度；只对刻蚀牺牲层进行刻蚀，横向刻蚀至多场板台阶的一个台阶长度；判断台阶数量是否达到多场板结构要求，否，返回d步骤；是，向下进行；去除剩余的刻蚀牺牲层；在多场板台阶处制备多场板。
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公开(公告)号：CN105720088B
公开(公告)日：2018-08-17
申请号：CN201410727203.0
申请日：2014-12-03
Applicant: 大连芯冠科技有限公司
Inventor： 梁辉南
IPC: H01L29/06 , H01L29/205 , H01L29/207 , H01L21/02 , H01L33/12 , H01L33/32
Abstract: 本发明提供一种硅基氮化镓外延结构及其制造方法，该硅基氮化镓外延结构包括：硅衬底，包括经受过氮化处理的表面；生长在硅衬底上的氮化铝缓冲层；在氮化铝缓冲层上的第一渐变缓冲层，为多层AlxGa1‑xN(0.1≤X≤0.9)结构，在该多层中从靠近所述氮化铝缓冲层到远离氮化铝缓冲层的方向上，每层AlxGa1‑xN结构的X值逐渐减小；第二渐变缓冲层，为多层AlxGa1‑xN结构，在第二渐变缓冲层中从靠近第一渐变缓冲层到远离第一渐变缓冲层的方向上，每层AlxGa1‑xN结构的X值逐渐增大；第三渐变缓冲层，为多层AlxGa1‑xN结构，其中每层AlxGa1‑xN结构的X值的变化趋势与第一渐变缓冲层相同。本发明提供的硅基氮化镓外延结构能够有效减小外延过程中的应力，降低外延裂纹的产生。
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公开(公告)号：CN109585326B
公开(公告)日：2022-11-22
申请号：CN201811500627.8
申请日：2018-12-10
Applicant: 大连芯冠科技有限公司
IPC: H01L21/66
Abstract: 本发明公开一种工艺流程简单、节约成本及效率高的氮化镓外延片垂直漏电流与霍尔效应复合测试方法，依次按照如下步骤进行：将势垒层表面分出垂直漏电流测试区域及霍尔效应测试区域；进行第一次光刻，使垂直漏电流测试区域全部暴露，霍尔效应测试区域正方形测试单元间的隔离区暴露；进行第一次刻蚀，刻蚀深及沟道层；去胶；利用第一荫罩板进行电极蒸镀或溅射，所述第一荫罩板上均布有第一电极沉积通孔；垂直漏电流测试；欧姆接触退火；霍尔效应测试。
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公开(公告)号：CN113782511A
公开(公告)日：2021-12-10
申请号：CN202110987115.4
申请日：2021-08-26
Applicant: 大连芯冠科技有限公司
IPC: H01L23/492 , H01L25/07 , H01L29/20 , H01L29/778 , H01L29/78
Abstract: 本发明涉及基于表面等电势硅基板制成的级联型GaN器件，其包括框架载体、设置在框架载体上的GaN HEMT和硅基板、设置在硅基板上的MOSFET，其中GaN HEMT和MOSFET均具有D极、S极和G极，硅基板厚度d≤150μm；MOSFET的D极和S极分别与硅基板的上、下表面电性连接并形成等电势。本发明使用150μm以下硅基板替换陶瓷基板，并且所用硅基板的上下表面能够与MOSFET的D极和S极形成等电势，不仅能够降低封装贴片工艺的难度，减少贴片总材料数量，降低了对封装外形选择的限制，方便兼容行业常规的封装外形；而且还能够起到避免达到其雪崩电压，解决器件会因MOSFET D、S电极或GaN HEMT G、S电极击穿而失效的问题。
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