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公开(公告)号：CN104979397B
公开(公告)日：2019-07-16
申请号：CN201410371169.8
申请日：2014-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/45 , H01L21/336 , H01L21/28
CPC classification number: H01L29/785 , H01L29/1054 , H01L29/66795
Abstract: 本发明提供了一种半导体器件及其形成方法。该半导体器件包括鳍的第一有源区上方的第一金属合金和鳍的第二有源区上方的第二金属合金。导电层位于鳍的沟道区上方。半导体层位于导电层上方。与没有这种导电层或导电层上方的半导体层的沟道区相比，沟道区上方的导电层抑制电流泄漏，并且导电层上方的半导体层降低从源极到漏极的电通量。与没有金属合金作为源极或漏极的半导体器件相比，具有第一金属合金作为源极和漏极中的至少一个的半导体器件需要更低的活化温度。
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公开(公告)号：CN113078153B
公开(公告)日：2025-01-10
申请号：CN202110060401.6
申请日：2021-01-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 根据本发明的半导体器件包括第一源极/漏极外延部件和第二源极/漏极外延部件，其各自具有外部衬垫层和内部填充层；多个沟道构件，其沿第一方向在第一源极/漏极外延部件与第二源极/漏极外延部件之间延伸；以及栅极结构，设置在多个沟道构件上方和周围。多个沟道构件与外部衬垫层接触并且与内部填充层间隔开。外部衬垫包括锗和硼，并且内部填充层包括锗和镓。本申请的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN113178447B
公开(公告)日：2024-12-27
申请号：CN202110327711.X
申请日：2021-03-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L23/528 , H01L23/48 , H01L21/8238 , H01L21/768 , H01L29/06 , B82Y10/00 , B82Y40/00
Abstract: 在实施例中，器件包括：包括金属化图案的第一互连结构；包括电源轨的第二互连结构；位于该第一互连结构和该第二互连结构之间的器件层，器件层包括第一晶体管，第一晶体管包括外延源极/漏极区；以及延伸穿过器件层的导电通孔，该导电通孔将电源轨连接到金属化图案，且该导电通孔接触外延源极/漏极区。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN112018178B
公开(公告)日：2024-05-07
申请号：CN201911061790.3
申请日：2019-11-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 多栅极半导体器件及其形成方法包括在栅极和邻近的源极/漏极部件之间形成气隙。包括多个硅层的第一鳍元件设置在衬底上，第一栅极结构形成在第一鳍元件的沟道区上方。形成气隙，使得气隙设置在第一栅极结构的部分的侧壁上。外延源极/漏极部件邻接气隙。第一栅极结构的部分也可以设置在多个硅层的第一层和第二层之间。本发明的实施例还涉及制造半导体器件的方法、多栅极半导体器件及其制造方法。
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公开(公告)号：CN113675197B
公开(公告)日：2024-05-03
申请号：CN202110859420.5
申请日：2021-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 根据本发明的半导体器件包括第一沟道层的堆叠件以及分别与第一沟道层的至少部分的相对侧相邻的第一源极/漏极(S/D)外延部件和第二源极/漏极外延部件。第一源极/漏极外延部件和第二源极/漏极外延部件具有第一导电类型。半导体器件也包括堆叠在第一沟道层上方的第二沟道层的堆叠件以及分别与第二沟道层的至少部分的相对侧相邻的第三源极/漏极(S/D)外延部件和第四源极/漏极外延部件。第三源极/漏极外延部件和第四源极/漏极外延部件具有第二导电类型。第一沟道层的总有源沟道层数量与第二沟道层的总有源沟道层数量不同。本发明的实施例还涉及制造半导体器件的方法。
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Patent Agency Ranking
公开(公告)号：CN113380710B
公开(公告)日：2024-04-30
申请号：CN202110598001.0
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 方法包括提供具有前侧和背侧的结构，结构包括衬底、位于衬底上方并且连接第一源极/漏极(S/D)部件和第二S/D部件的两个或多个半导体沟道层以及接合半导体沟道层的栅极结构，其中，衬底位于结构的背侧处，并且栅极结构位于结构的前侧处；使第一S/D部件凹进，从而暴露半导体沟道层中的一个的终端；以及在第一S/D部件上沉积覆盖半导体沟道层中的一个的暴露的终端的介电层。本申请的实施例还涉及半导体结构及其制造方法。
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公开(公告)号：CN113178447A
公开(公告)日：2021-07-27
申请号：CN202110327711.X
申请日：2021-03-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L23/528 , H01L23/48 , H01L21/8238 , H01L21/768 , H01L29/06 , B82Y10/00 , B82Y40/00
Abstract: 在实施例中，器件包括：包括金属化图案的第一互连结构；包括电源轨的第二互连结构；位于该第一互连结构和该第二互连结构之间的器件层，器件层包括第一晶体管，第一晶体管包括外延源极/漏极区；以及延伸穿过器件层的导电通孔，该导电通孔将电源轨连接到金属化图案，且该导电通孔接触外延源极/漏极区。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113053887B
公开(公告)日：2025-01-07
申请号：CN202011261991.0
申请日：2020-11-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开提供了一种半导体结构的实施例。半导体结构包括：衬底，具有前侧和背侧；栅极堆叠件，形成在衬底的前侧上，并且设置在衬底的有源区上；第一源极/漏极部件，形成在有源区上并且设置在栅极堆叠件的边缘处；背侧电源轨，形成在衬底的背侧上；背侧接触部件，插入在背侧电源轨和第一源极/漏极部件之间，并且将背侧电源轨电连接到第一源极/漏极部件。背侧接触部件还包括设置在衬底的背侧上的第一硅化物层。本发明的实施例还涉及形成集成电路结构的方法。
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公开(公告)号：CN114765135A
公开(公告)日：2022-07-19
申请号：CN202210184159.8
申请日：2022-02-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L27/11
Abstract: 本公开提供一种半导体装置结构。上述半导体装置结构包括第一及第二源极/漏极外延特征、设置于第一与第二源极/漏极外延特征间的第一栅极电极层、第三及第四源极/漏极外延特征、设置于第三与第四源极/漏极外延特征间的第二栅极电极层、设置于第一及第二源极/漏极外延特征上的第五及第六源极/漏极外延特征以及设置于第五与第六源极/漏极外延特征间的第三栅极电极层。第三栅极电极层电性连接至第二源极/漏极外延特征。上述结构包括设置于第三及第四源极/漏极外延特征上的第七及第八源极/漏极外延特征。第二栅极电极层设置于第七与第八源极/漏极外延特征间。
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公开(公告)号：CN113675197A
公开(公告)日：2021-11-19
申请号：CN202110859420.5
申请日：2021-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 根据本发明的半导体器件包括第一沟道层的堆叠件以及分别与第一沟道层的至少部分的相对侧相邻的第一源极/漏极(S/D)外延部件和第二源极/漏极外延部件。第一源极/漏极外延部件和第二源极/漏极外延部件具有第一导电类型。半导体器件也包括堆叠在第一沟道层上方的第二沟道层的堆叠件以及分别与第二沟道层的至少部分的相对侧相邻的第三源极/漏极(S/D)外延部件和第四源极/漏极外延部件。第三源极/漏极外延部件和第四源极/漏极外延部件具有第二导电类型。第一沟道层的总有源沟道层数量与第二沟道层的总有源沟道层数量不同。本发明的实施例还涉及制造半导体器件的方法。
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