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公开(公告)号:CN102545922B
公开(公告)日:2014-09-17
申请号:CN201110457091.8
申请日:2011-12-27
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H02H9/046 , H01L27/0262 , H03F3/24 , H04B1/0475 , H04B2001/0408
Abstract: 一种用于射频发射机的静电放电电路,包括:可控硅整流器(SCR),电耦合至功率放大器的输出;ESD检测电路,响应于在ESD总线上检测到静电放电来触发SCR;以及ESD箝位电路,耦合至第一电压线。
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公开(公告)号:CN113629049B
公开(公告)日:2024-03-22
申请号:CN202011634055.X
申请日:2020-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 本文公开了一种静电放电器件。该静电放电器件包括静电放电(ESD)检测器、偏置发生器和ESD驱动器,该ESD驱动器包括彼此串联耦合的至少两个晶体管。ESD检测器被配置为检测输入信号并响应于检测到ESD事件而生成检测信号。偏置发生器被配置为根据检测信号生成偏置信号。至少两个晶体管根据偏置信号和逻辑控制信号来控制,并且将输入信号施加在至少两个晶体管两端。本文还公开了用于操作静电放电器件的方法。
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公开(公告)号:CN116613158A
公开(公告)日:2023-08-18
申请号:CN202310318203.4
申请日:2023-03-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在本揭露的一些实施例的一些态样中,揭示一种静电放电(ESD)保护电路及其操作方法。在一些态样中,该ESD保护电路包括:耦接至一衬垫的一第一晶体管、耦接于该第一晶体管与接地之间的一第二晶体管、耦接至该第一晶体管的一晶体管堆叠,及耦接于该晶体管堆叠与该接地之间的一ESD钳位器。
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公开(公告)号:CN115528020A
公开(公告)日:2022-12-27
申请号:CN202210234552.3
申请日:2022-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种半导体装置及其制造方法,半导体装置包括第一半导体材料中的第一掺杂区域及第二掺杂区域,第一掺杂区域与第二掺杂区域分开;位于第一掺杂区域与第二掺杂区域之间的隔离结构;及第一掺杂区域的顶表面上方的第一线,其中第一线的末端及第二线的末端位于隔离结构上方。第一线及第二线具有第一宽度;及位于第一线与第二线之间且位于隔离结构上方的介电材料。第一宽度与半导体装置中的栅电极的宽度基本相似。
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公开(公告)号:CN114709209A
公开(公告)日:2022-07-05
申请号:CN202210237228.7
申请日:2022-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种集成电路包括T线圈电路、可控硅整流器(SCR)及信号损耗防止电路。T线圈电路耦合到输入/输出(I/O)焊盘及内部电路。可控硅整流器耦合到T线圈电路及内部电路。信号损耗防止电路耦合到T线圈电路及可控硅整流器。信号损耗防止电路包括耦合到T线圈电路及可控硅整流器的电阻器。静电电流流经电阻器且接通可控硅整流器。信号损耗防止电路也可包括耦合到T线圈电路及可控硅整流器的二极管电路。二极管电路被配置成防止信号损耗。
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公开(公告)号:CN113054636A
公开(公告)日:2021-06-29
申请号:CN202110268311.6
申请日:2021-03-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例涉及钳位电路、静电放电保护电路及其操作方法。钳位电路包括耦合在第一节点和第二节点之间的静电放电(ESD)检测电路。钳位电路还包括第一类型的第一晶体管。第一晶体管具有通过第三节点耦合到至少ESD检测电路的第一栅极、耦合到第一节点的第一漏极以及耦合到第二节点的第一源极。钳位电路还包括充电电路,充电电路耦合在第二节点和第三节点之间,并且被配置为在第二节点处的ESD事件期间对第三节点充电。
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公开(公告)号:CN109786370A
公开(公告)日:2019-05-21
申请号:CN201810970800.4
申请日:2018-08-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明描述了用于各种智能二极管的示例性配置和布置。本发明的智能二极管可以实现为静电放电保护电路的部分,以保护其他电子电路免受由静电放电事件导致的电流的影响。静电放电保护电路耗散由静电放电事件产生的一个或多个不期望的瞬态信号。在一些情况下,一些载流子电子和/或载流子空穴可以从本发明的智能二极管流入到半导体衬底中。本文描述的示例性配置和布置包括设计为收集这些载流子电子和/或载流子空穴的各种区域,以降低这些载流子电子和/或载流子空穴导致其他电子电路的闭锁的可能性。本发明的实施例还提供了集成电路。
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