-
公开(公告)号：CN113054636B
公开(公告)日：2024-09-06
申请号：CN202110268311.6
申请日：2021-03-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例涉及钳位电路、静电放电保护电路及其操作方法。钳位电路包括耦合在第一节点和第二节点之间的静电放电(ESD)检测电路。钳位电路还包括第一类型的第一晶体管。第一晶体管具有通过第三节点耦合到至少ESD检测电路的第一栅极、耦合到第一节点的第一漏极以及耦合到第二节点的第一源极。钳位电路还包括充电电路，充电电路耦合在第二节点和第三节点之间，并且被配置为在第二节点处的ESD事件期间对第三节点充电。
-
公开(公告)号：CN116613158A
公开(公告)日：2023-08-18
申请号：CN202310318203.4
申请日：2023-03-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在本揭露的一些实施例的一些态样中，揭示一种静电放电(ESD)保护电路及其操作方法。在一些态样中，该ESD保护电路包括：耦接至一衬垫的一第一晶体管、耦接于该第一晶体管与接地之间的一第二晶体管、耦接至该第一晶体管的一晶体管堆叠，及耦接于该晶体管堆叠与该接地之间的一ESD钳位器。
-
公开(公告)号：CN114420689A
公开(公告)日：2022-04-29
申请号：CN202210031708.8
申请日：2022-01-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种静电放电(ESD)保护器件和其制造方法。在一些实施例中，ESD保护器件包括：内部电路，在器件晶片中图案化且电耦合于第一节点与第二节点之间；静电放电(ESD)电路阵列，在载体晶片中图案化，其中ESD电路电耦合于第一节点与第二节点之间且配置成保护内部电路免于瞬态ESD事件，且其中器件晶片接合到载体晶片。
-
公开(公告)号：CN113054636A
公开(公告)日：2021-06-29
申请号：CN202110268311.6
申请日：2021-03-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例涉及钳位电路、静电放电保护电路及其操作方法。钳位电路包括耦合在第一节点和第二节点之间的静电放电(ESD)检测电路。钳位电路还包括第一类型的第一晶体管。第一晶体管具有通过第三节点耦合到至少ESD检测电路的第一栅极、耦合到第一节点的第一漏极以及耦合到第二节点的第一源极。钳位电路还包括充电电路，充电电路耦合在第二节点和第三节点之间，并且被配置为在第二节点处的ESD事件期间对第三节点充电。
-
公开(公告)号：CN117913086A
公开(公告)日：2024-04-19
申请号：CN202311112907.2
申请日：2023-08-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , H01L21/8238
Abstract: 本申请的实施例提供了集成电路器件及其制造方法。集成电路(IC)器件，包括天线效应保护器件和待保护器件。天线效应保护器件的第一源极/漏极电耦合到被配置为承载参考电压的第一导体。天线效应保护器件的第二源极/漏极通过第二导体电耦合到待保护器件的栅极。天线效应保护器件是无块体器件。
-
Patent Agency Ranking
公开(公告)号：CN114975421A
公开(公告)日：2022-08-30
申请号：CN202110698756.8
申请日：2021-06-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: ESD保护器件包括形成在半导体主体中的PN二极管。PN二极管具有与半导体主体的前侧上的金属结构耦合的第一接触件和与半导体主体的背侧上的金属结构耦合的第二接触件。耦合到第一接触件的金属与耦合到第二接触件的金属间隔半导体主体的厚度。该间隔极大地减小了与金属结构相关联的电容，这可以实质上减小由ESD保护器件添加到I/O沟道的总电容，从而提高使用I/O沟道的高速电路的性能。本申请的实施例提供了集成电路器件及其制造方法。
-
公开(公告)号：CN113363251A
公开(公告)日：2021-09-07
申请号：CN202110552260.X
申请日：2021-05-20
Applicant: 台湾积体电路制造股份有限公司
Abstract: 半导体器件包括具有第一侧和第二侧的器件晶圆。第一侧和第二侧彼此相对。半导体器件包括设置在器件晶圆的第一侧上的多个第一互连结构。半导体器件包括设置在器件晶圆的第二侧上的多个第二互连结构。多个第二互连结构包括第一电源轨和第二电源轨。半导体器件包括设置在多个第一互连结构上方的载体晶圆。半导体器件包括形成在载体晶圆的一侧上方的静电放电(ESD)保护电路。ESD保护电路可操作地耦接至第一电源轨和第二电源轨。本发明的实施例还涉及半导体器件的制造方法。
-
公开(公告)号：CN118367525A
公开(公告)日：2024-07-19
申请号：CN202410241162.8
申请日：2024-03-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H02H9/04
Abstract: 本揭露提供用于自偏压式静电放电(electro‑static discharge，ESD)电源箝位器的系统及方法。ESD电源箝位器包括耦合至正供应电压节点及接地电压节点的ESD侦测电路。所述ESD侦测电路包括第一节点，第一节点在待机模式期间具有第一电压位准且在ESD模式期间具有第二电压位准。ESD电源箝位器更包括耦合至ESD侦测电路的放电电路，放电电路包括多个放电组件及在待机模式期间具有第三电压位准的自偏压式节点。第三电压位准在放电组件中的至少一者两端提供较第一电压位准小的电压降。放电电路在待机模式期间提供高阻抗路径且在ESD模式期间提供低阻抗路径。
-
公开(公告)号：CN118315441A
公开(公告)日：2024-07-09
申请号：CN202410272414.3
申请日：2024-03-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/861 , H01L29/06 , H01L21/329 , H01L27/02
Abstract: 本申请的实施例提供了半导体二极管结构、静电放电保护电路及其形成方法。二极管结构包括硅剩余层、设置在硅剩余层上的第一p型掺杂区和设置在硅剩余层上的第一n型掺杂区。第一沟道区设置在硅剩余层上并且在第一p型掺杂区和第一n型掺杂区之间，其中第一沟道区、第一p型掺杂区以及第一n型掺杂区沿第一方向设置。
-
公开(公告)号：CN114709208A
公开(公告)日：2022-07-05
申请号：CN202210213039.6
申请日：2022-03-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/118
Abstract: 本文公开一种静电放电(ESD)保护装置及制作所述ESD保护装置的方法。在一些实施例中，ESD保护装置包括：内部电路，在第一晶圆中形成；静电放电(ESD)电路的阵列，在第二晶圆中形成，其中ESD电路包括多个ESD保护器件，所述多个ESD保护器件各自耦合到对应的开关且被配置成保护内部电路不受暂态ESD事件影响；以及开关控制器，位于第二晶圆中，其中开关控制器被配置成基于来自第一晶圆的控制信号控制所述多个ESD保护器件中的每一者被对应的开关激活或去激活，且其中第一晶圆与第二晶圆结合。
-
-
-
-
-
-
-
-
-
Search Results
11
records
(took 0.032 seconds)
