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公开(公告)号：CN112490291B
公开(公告)日：2025-02-11
申请号：CN202011367209.3
申请日：2015-11-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了半导体器件结构的结构和形成方法。半导体器件结构包括位于半导体衬底上方的栅极堆叠件和位于栅极堆叠件上方的覆盖元件。覆盖元件具有上部和下部，并且上部比下部更宽。半导体器件结构还包括位于覆盖元件的侧壁和栅极堆叠件的侧壁上方的间隔元件。本发明实施例涉及半导体器件结构的结构和形成方法。
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公开(公告)号：CN106169501B
公开(公告)日：2020-05-08
申请号：CN201610107591.1
申请日：2016-02-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明实施例提供了一种FinFET器件结构。FinFET器件结构包括：形成在衬底上方的隔离结构和形成在衬底上方的鳍结构。FinFET器件结构包括形成在鳍结构上方的第一栅极结构和第二栅极结构，并且第一栅极结构在平行于鳍结构的方向上具有第一宽度，第二栅极结构在平行于鳍结构的方向上具有第二宽度，并且第一宽度小于第二宽度。第一栅极结构包括具有第一高度的第一功函数层。第二栅极结构包括具有第二高度的第二功函数层以及第一高度和第二高度之间的差距介于从约1nm至约6nm的范围内。本发明实施例涉及具有不均匀栅极结构的鳍式场效应晶体管(FinFET)器件结构及其形成方法。
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公开(公告)号：CN105895528B
公开(公告)日：2019-10-08
申请号：CN201610075752.3
申请日：2016-02-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/67
Abstract: 根据一些实施例，本发明实施例提供了一种用于制造集成电路的方法。方法包括：在半导体衬底上形成沟槽，从而限定鳍式有源区；提取鳍式有源区的轮廓；根据鳍式有源区的轮廓确定蚀刻剂量；用介电材料填充在沟槽中；以及使用蚀刻剂量对介电材料实施蚀刻工艺，因此凹进介电材料并且限定鳍式有源区的鳍高度。本发明实施例涉及通过有源区轮廓控制高度的半导体制造的方法。
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公开(公告)号：CN106024885B
公开(公告)日：2019-09-06
申请号：CN201610168040.6
申请日：2016-03-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明提供了一种鳍式场效应器件结构及其形成方法。FinFET器件结构包括衬底，以及衬底包括第一区和第二区。FinFET器件结构包括形成在衬底上的隔离结构和形成在第一区上的第一鳍结构。FinFET器件结构也包括形成在第二区上的第二鳍结构，以及第一鳍结构的数目大于第二鳍结构的数目。第一鳍结构具有第一高度，第二鳍结构具有第二高度，以及第一高度和第二高度之间的间隙保持在从约0.4nm至约4nm的范围内。
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公开(公告)号：CN106158966B
公开(公告)日：2019-07-05
申请号：CN201510781171.7
申请日：2015-11-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明提供了半导体结构及其形成方法。半导体结构包括形成在衬底上方的鳍结构和横跨鳍结构形成的栅极结构。此外，栅极结构包括形成在衬底上方的栅极介电层和形成在栅极介电层上方的功函数金属层。栅极结构进一步包括形成在功函数金属层上方的栅电极层。此外，栅电极层的顶面所在的位置比栅极介电层的顶面所在的位置高，并且栅极介电层的顶面所在的位置比功函数金属层的顶面所在的位置高。
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Patent Agency Ranking
公开(公告)号：CN106876336A
公开(公告)日：2017-06-20
申请号：CN201611062012.2
申请日：2016-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088 , H01L29/78
Abstract: 一种用于制造半导体结构的方法包括在衬底上形成多个伪半导体鳍。伪半导体鳍彼此邻近并且分组为多个鳍组。每次一组地凹进鳍组的伪半导体鳍。本发明实施例涉及半导体结构及其制造方法。
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公开(公告)号：CN114664930A
公开(公告)日：2022-06-24
申请号：CN202210353532.8
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/08 , H01L29/78 , H01L21/336 , H01L21/8234
Abstract: 提供了制造工艺和器件，其中，在衬底内形成第一开口。使用第二蚀刻工艺将第一开口重塑为第二开口。利用自由基蚀刻实施第二蚀刻工艺，其中，自由基蚀刻利用中性离子。因此，减小衬底的推动。本发明的实施例还涉及半导体器件及其制造方法。
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公开(公告)号：CN112490291A
公开(公告)日：2021-03-12
申请号：CN202011367209.3
申请日：2015-11-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 提供了半导体器件结构的结构和形成方法。半导体器件结构包括位于半导体衬底上方的栅极堆叠件和位于栅极堆叠件上方的覆盖元件。覆盖元件具有上部和下部，并且上部比下部更宽。半导体器件结构还包括位于覆盖元件的侧壁和栅极堆叠件的侧壁上方的间隔元件。本发明实施例涉及半导体器件结构的结构和形成方法。
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公开(公告)号：CN105576028B
公开(公告)日：2019-12-20
申请号：CN201510477625.1
申请日：2015-08-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供了一种半导体器件。根据一些实施例，从第一多个鳍部和第二多个鳍部上方去除导电材料，其中，第一多个鳍部位于短栅极长度区域内，而第二多个鳍部位于长栅极长度区域内。通过首先利用至少一种蚀刻剂的低压和高流速的干蚀刻来执行去除，这使得导电材料在第二多个鳍部上方具有的厚度大于在第一多个鳍部上方的厚度。如此，当湿蚀刻用于去除剩余导电材料时，不会损伤第二多个鳍部和导电材料之间的介电材料。
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公开(公告)号：CN106876336B
公开(公告)日：2019-11-15
申请号：CN201611062012.2
申请日：2016-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088 , H01L29/78
Abstract: 一种用于制造半导体结构的方法包括在衬底上形成多个伪半导体鳍。伪半导体鳍彼此邻近并且分组为多个鳍组。每次一组地凹进鳍组的伪半导体鳍。本发明实施例涉及半导体结构及其制造方法。
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