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公开(公告)号：CN110138665B
公开(公告)日：2021-07-09
申请号：CN201910389470.4
申请日：2019-05-10
Applicant: 北京控制工程研究所
IPC: H04L12/771 , H04L12/935 , H04Q11/00
Abstract: 本发明提供了一种吉比特级SpaceWire路由器，属于路由器技术领域。本发明实施例提供的吉比特级SpaceWire路由器，通过光纤接收外部收发器发送的串行编码后通过16B/20B编解码器将所述串行编码转换为并行数据，对所述并行数据进行协议处理后得到上行数据，所述上行数据进行数据转发后重新对所述并行数据进行协议处理得到下行数据，通过16B/20B编解码器将下行数据转换为串行数据，通过光纤将转换的串行数据发送给所述外部收发器，既提高了物理带宽上限，又使得一个时钟周期能够处理16位信息，达到了DS编码数据处理能力的16倍，实现最大数据传输率能够超过1Gbps。
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公开(公告)号：CN107463442B
公开(公告)日：2020-09-18
申请号：CN201710566062.2
申请日：2017-07-12
Applicant: 北京控制工程研究所
IPC: G06F9/50
Abstract: 本发明提出了一种星载多核SoC任务级负载均衡并行调度方法，步骤如下：将多核任务控制块TCB作为节点构建全局任务调度队列；调度器模块初始化时创建4个优先级最低的空闲任务，并加入全局任务调度队列OSTaskRdyList；多核SoC系统的多个处理器核并行运行调度器模块；调度器模块采用自旋锁访问全局任务调度队列OSTaskRdyList，从全局任务调度队列OSTaskRdyList中取得当前优先级最高的任务T1；调度器模块查找空闲的处理器核或者运行最低优先级任务的处理器核，把优先级最高的任务调度到该处理器核上。本发明解决了多任务在多核SoC上均衡分配和并行运行的问题，大幅度提高了多核SoC的计算和处理效率。
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公开(公告)号：CN106603420B
公开(公告)日：2019-07-12
申请号：CN201611045924.9
申请日：2016-11-22
Applicant: 北京控制工程研究所
IPC: H04L12/771 , H04L12/931 , H04L12/935 , H04L12/703 , H04L12/803
Abstract: 一种具有实时和容错特性的片上网络路由器，包括多个结构功能相同的网络接口、路由决策模块、数据交换模块，网络接口校验外部网络数据包后进行缓存，发送接收缓存非空信号至路由决策模块，将写入的地址微片、数据微片或者地址微片运算结果至外部；路由决策模块接收到接收缓存非空信号后，判断网络数据包类型，产生端口使用请求信号或者组播端口使用请求信号送至数据交换模块，将地址微片、数据微片写入网络接口；数据交换模块进行基于轮转调度的并行仲裁，控制路由决策模块读取地址微片、数据微片写入网络接口。
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公开(公告)号：CN106445659B
公开(公告)日：2019-07-12
申请号：CN201610814726.8
申请日：2016-09-09
Applicant: 北京控制工程研究所
IPC: G06F9/48
Abstract: 一种空间飞行器周期性混成随机任务调度方法，基于优先级抢占、同优先级任务调度策略，在不更改空间飞行器操作系统内核任务调度策略的基础上，实现了周期任务固定时间点启动、周期内任务随机启动以及完全随机任务启动的调度方法。本发明方法在当固定时间点任务不占用CPU时，控制随机任务随时执行，直到任务在固定时间点启动运行，同时支持任务的实时加入和退出，与现有技术相比，能够有效的提高空间飞行器计算机的CPU利用率，使得操作系统不仅能保持原有任务调动策略，还具有良好的复用性、适应性和灵活性，具有很好的适用价值。
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公开(公告)号：CN105024687B
公开(公告)日：2019-06-18
申请号：CN201510424158.6
申请日：2015-07-17
Applicant: 北京控制工程研究所
IPC: H03K19/0944
Abstract: 本发明涉及一种基于DICE和TMR的抗辐射触发器电路，包括时钟生成模块、数据滤波模块、第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块、第一从DICE加固模块、第二从DICE加固模块、第三从DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器采用TMD和DICE结构混合的电路结构，与现有的触发器技术相比，大幅提升了整体电路的抗辐射性能，增强了抗单粒子翻转和单粒子瞬时脉冲的能力。
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Patent Agency Ranking
公开(公告)号：CN106375658B
公开(公告)日：2019-05-24
申请号：CN201610814709.4
申请日：2016-09-09
Applicant: 北京控制工程研究所
Abstract: 一种通用的甚高精度图像处理VLSI验证方法，首先根据当前相机类型进行参数配置，获取相机源图像并转换得到TEXTIO格式的原图数据和标准解数据，然后在多个重复的行有效周期中像素时钟的有效沿依次将原图数据发送至相机的数据总线或者数据信号线上，对数据总线或者数据信号线上的数据进行甚高精度图像处理及读取，得到TEXTIO格式的甚高精度图像处理结果数据，最后将处理结果数据与标准解数据进行比对，得到误差像素的位置、灰度值差值，进而得到调整阈值分布后的图像及验证结果。
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公开(公告)号：CN105069052B
公开(公告)日：2018-10-09
申请号：CN201510441109.3
申请日：2015-07-24
Applicant: 北京控制工程研究所
IPC: G06F17/30
Abstract: 本发明一种星载操作系统集成的故障快速自主处理方法，步骤如下：(1)为每种故障分配一个故障代码，并由用户自定义故障处理函数，作为一个记录项，以hash表的方式组织，实现以故障代码为关键字的快速插入和快速查找；(2)在星载操作系统运行过程中，当内核检测到故障时把故障代码发送到一个消息队列，通过消息队列取得故障消息，根据故障代码在hash表中进行查找，得出故障诊断的详细结果，并进行处理。本发明提供了应用层面的一种故障诊断和处理机制，能够采用软件手段有效解决系统中处理器中断或陷阱无法识别和处理的故障问题。
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公开(公告)号：CN104063351B
公开(公告)日：2017-07-07
申请号：CN201410309228.9
申请日：2014-06-30
Applicant: 北京控制工程研究所
Abstract: 本发明一种用于乒乓防冲突的高速复接器同步串行接口设计方法包括步骤如下：确定高速复接器同步串行通讯接口的发送字节数；高速复接器同步串行通讯接口接收外部输入的波门信号，进行输入波门与码元时钟相位关系调节，并对调节后的波门进行修正；根据修正后的波门和外部处理器访问的相对时延进行防冲突处理，调节数据发送时机；处理器读取高速复接器的状态寄存器，对乒乓总线访问进行冲突控制，实现乒乓缓冲区的控制切换；在处理器控制下和修正后的波门有效时，将乒乓数据缓冲区内数据转换为串行数据，并输出到高速复接器的数据线上。本发明通过上述冲突处理方法，提高了高速复接器同步串行接口通信的可靠性和稳定性。
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公开(公告)号：CN106844281A
公开(公告)日：2017-06-13
申请号：CN201611045933.8
申请日：2016-11-22
Applicant: 北京控制工程研究所
IPC: G06F15/76
CPC classification number: G06F15/76 , G06F2015/765
Abstract: 一种适用于PowerPC处理器的高可靠指令Cache，包括AXI总线接口单元、指令Cache块缓存器、指令Cache控制器、指令Cache的数据存储体、命中检查器、指令寄存器、指令校验电路、指令校验码读出寄存器、校验码生成逻、校验码缓存器、检验码存储体，克服了现有的Cache不适用于航天、军事、工业控制等工作环境较恶劣领域，容易导致存储数据出现错误的问题，通过指令Cache的检错纠错功能增强了PowerPC处理器在恶劣工作环境的适应性，提高PowerPC处理器的可靠性，通过扩展ECC+Parity校验码数据通路，提高了指令Cache的可靠性，具有较好的使用价值。
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公开(公告)号：CN106708730A
公开(公告)日：2017-05-24
申请号：CN201611046321.0
申请日：2016-11-22
Applicant: 北京控制工程研究所
IPC: G06F11/36
CPC classification number: G06F11/3608
Abstract: 一种针对嵌入式实时操作系统形式化验证方法，采用分阶段的思路对嵌入式实时操作系统进行形式化验证，首先按照需求、设计、实现三个阶段进行形式化建模和验证，用具有严格数学定义的语法、语义的语言来描述操作系统，然后建立操作系统的形式化模型，提取待验证的性质，通过数学方法分析及验证形式化模型是否满足期望的性质，通过反复迭代，最终得到满足期望性质的形式化模型。本发明方法与现有技术相比，解决了传统测试方法对无法保证操作系统需求的正确性以及代码和需求一致性的问题，具有较好的使用价值。
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