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公开(公告)号：CN108462620A
公开(公告)日：2018-08-28
申请号：CN201810139172.5
申请日：2018-02-11
Applicant: 北京控制工程研究所
Abstract: 一种吉比特级SpaceWire总线系统，所述系统包括：数据收发模块、数据缓冲模块、SpaceWire协议处理模块、数据处理模块。数据收发模块用于将光收发器的16B/20B编码与并行数据进行格式转换；数据缓冲模块用于异步时钟域的同步和数据缓存；SpaceWire协议处理模块用于总线数据的收发、识别控制代码和数据字符、更新协议状态、发送上行数据和地址、接收下行数据和地址；数据处理模块用于为SpaceWire协议处理模块、外部CPU、外部存储器、外部寄存器提供总线接口，并提供AXI和APB片上总线协议的转换。本发明减少了访存次数和时间，提高总线利用率，满足航天器高速数据传输的要求。
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公开(公告)号：CN104579314B
公开(公告)日：2018-05-01
申请号：CN201410844496.0
申请日：2014-12-30
Applicant: 北京控制工程研究所
IPC: H03K19/177
Abstract: 本发明提供一种针对SRAM型FPGA的可靠性优化方法，该方法包括如下步骤：以查找表LUT为单位，建立含有逻辑屏蔽效应的功能等价类；对网表中各查找表的可靠性进行评估；根据可靠性评估的结果，对于电路中输入地址线未完全使用的查找表，进行可靠性优化；对优化后的电路可靠性进行评估，计算优化效果；本发明充分利用FPGA电路中存在的空闲资源，在不带来额外面积开销的前提下有效提高电路可靠性，并且具有计算复杂度低，对电路性能影响小，不依赖于特定FPGA芯片物理结构，应用范围广等特点。
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公开(公告)号：CN105204952A
公开(公告)日：2015-12-30
申请号：CN201510521047.7
申请日：2015-08-21
Applicant: 北京控制工程研究所
IPC: G06F11/07
Abstract: 本发明提供一种多核操作系统容错管理方法，主要包括，构建n×n的核间故障检测矩阵，每个处理器核利用核间故障检测矩阵定期检测系统中其他处理器核是否发生故障；其中，每个处理器核的故障检测包括：在每个定时监测周期起始，各个处理器核在核间故障检测矩阵中各自对应的一列k中的元素设置为TRUE；在每个定时监测周期末尾，各个处理器核查看矩阵中各自对应的一行j中的元素，如果其中某一个元素ejk不为TRUE，则认为与该列对应的处理器核k可能发生了故障，最后将行j中的元素全部清零。本发明的系统每个处理器核均具备对处理器中其他核进行故障检测的能力，大大提高了系统容错能力。
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公开(公告)号：CN105024687A
公开(公告)日：2015-11-04
申请号：CN201510424158.6
申请日：2015-07-17
Applicant: 北京控制工程研究所
IPC: H03K19/0944
Abstract: 本发明涉及一种基于DICE和TMR的抗辐射触发器电路，包括时钟生成模块、数据滤波模块、第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块、第一从DICE加固模块、第二从DICE加固模块、第三从DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器采用TMD和DICE结构混合的电路结构，与现有的触发器技术相比，大幅提升了整体电路的抗辐射性能，增强了抗单粒子翻转和单粒子瞬时脉冲的能力。
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公开(公告)号：CN112948294A
公开(公告)日：2021-06-11
申请号：CN202110297635.2
申请日：2021-03-19
Applicant: 北京控制工程研究所
Abstract: 本发明涉及面向SOC的全域并行收发数据的双通道SpaceWire控制器及控制方法，属于芯片设计领域；采用读写分离的通道主动申请总线、自主并行收发数据，无需SOC中CPU参与；收发数据采用分时分块传输，每次猝发传输；并行传输数据通过增加CRC校验和ID号的机制保证数据传输的可靠性和一致性。本发明实现了高速总线控制器在数据链路端实现自主传输数据的要求，并可应用于SOC中含高速总线接口的设计中，具有较高的可移植性和通用性。
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公开(公告)号：CN108462620B
公开(公告)日：2020-10-20
申请号：CN201810139172.5
申请日：2018-02-11
Applicant: 北京控制工程研究所
Abstract: 一种吉比特级SpaceWire总线系统，所述系统包括：数据收发模块、数据缓冲模块、SpaceWire协议处理模块、数据处理模块。数据收发模块用于将光收发器的16B/20B编码与并行数据进行格式转换；数据缓冲模块用于异步时钟域的同步和数据缓存；SpaceWire协议处理模块用于总线数据的收发、识别控制代码和数据字符、更新协议状态、发送上行数据和地址、接收下行数据和地址；数据处理模块用于为SpaceWire协议处理模块、外部CPU、外部存储器、外部寄存器提供总线接口，并提供AXI和APB片上总线协议的转换。本发明减少了访存次数和时间，提高总线利用率，满足航天器高速数据传输的要求。
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公开(公告)号：CN107463442A
公开(公告)日：2017-12-12
申请号：CN201710566062.2
申请日：2017-07-12
Applicant: 北京控制工程研究所
IPC: G06F9/50
Abstract: 本发明提出了一种星载多核SoC任务级负载均衡并行调度方法，步骤如下：将多核任务控制块TCB作为节点构建全局任务调度队列；调度器模块初始化时创建4个优先级最低的空闲任务，并加入全局任务调度队列OSTaskRdyList；多核SoC系统的多个处理器核并行运行调度器模块；调度器模块采用自旋锁访问全局任务调度队列OSTaskRdyList，从全局任务调度队列OSTaskRdyList中取得当前优先级最高的任务T1；调度器模块查找空闲的处理器核或者运行最低优先级任务的处理器核，把优先级最高的任务调度到该处理器核上。本发明解决了多任务在多核SoC上均衡分配和并行运行的问题，大幅度提高了多核SoC的计算和处理效率。
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公开(公告)号：CN105357147A
公开(公告)日：2016-02-24
申请号：CN201510859856.9
申请日：2015-11-30
Applicant: 北京控制工程研究所
IPC: H04L12/861 , H04L12/863 , H04L12/24 , G06F15/173
Abstract: 一种高速高可靠的片上网络适配单元，包括资源接口模块、DMA控制模块、数据同步模块、网络接口模块；资源接口模块产生接收使能、发送使能，DMA控制模块进行接收使能时，控制数据同步模块、网络接口模块进行数据接收，进行发送使能时，控制数据同步模块、网络接口模块进行数据发送，数据同步模块进行接收使能时允许网络接口模块写入数据并送至接收缓冲区，进行发送使能时允许网络接口模块从发送缓冲区读取数据并发送，网络接口模块进行接收使能时收到网络数据包后送至数据同步模块，进行发送使能时读取数据形成网络数据包发送至片上路由器。本发明解决了异步时钟域间任意长度数据包高速传输的瓶颈问题，提高了系统实时性。
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公开(公告)号：CN102541623A
公开(公告)日：2012-07-04
申请号：CN201110433239.4
申请日：2011-12-20
Applicant: 北京控制工程研究所
IPC: G06F9/455
Abstract: 一种嵌入式处理器的存储空间模拟方法，提供了嵌入式处理器的存储空间模拟方法。该方法可以模拟嵌入式处理器的完整存储空间，通过采用分页的方式来模拟大容量的完整存储空间，在分页机制下，只模拟程序中真正使用到的那部分存储空间，从而节省了模拟所需的空间开销；本方明针对不同的地址范围，采用静态模拟和动态模拟相结合的混合模拟方法，实现了一种效率高、开销低的大容量存储空间模拟机制。
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