公开(公告)号：CN105161524A

公开(公告)日：2015-12-16

申请号：CN201510429977.X

申请日：2015-07-21

Applicant: 北京大学

Inventor： 黄如 ,  武唯康 ,  安霞 ,  刘静静 ,  阙陶 ,  张兴

IPC: H01L29/423 ,  H01L29/06 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L29/42316 ,  H01L29/0603 ,  H01L29/0684 ,  H01L29/66484 ,  H01L29/783

Abstract: 本发明公开了一种抗单粒子辐射的场效应晶体管及其制备方法。本发明的场效应晶体管包括：衬底、浅槽隔离区、掺杂区、源区、漏区、冗余电极区、主管栅介质、冗余栅介质、主管栅极和冗余栅极；本发明隶属于版图级设计加固方法，一定程度上可以从瞬态脉冲产生的源头抑制MOSFET对单粒子辐照的敏感性；本发明基于辐射效应的电荷分享原理，在敏感pn结周围形成冗余电极区/衬底pn结，使其在无辐射时不影响MOSFET的工作性能，有辐射时可以分担收集辐射电离效应产生的电荷，从而减少被保护的敏感pn结的收集电荷；并且，与使用高密度体接触/阱接触的设计加固方法相比，本发明需要的版图总面积较小，具有更高的集成度。

公开(公告)号：CN102938418B

公开(公告)日：2015-08-12

申请号：CN201210440187.8

申请日：2012-11-07

Applicant: 北京大学

Inventor： 黄如 ,  谭斐 ,  安霞 ,  黄良喜 ,  武唯康 ,  张兴

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明公开了一种抑制辐射引起的背栅泄漏电流的SOI器件及其制备方法。本发明的SOI器件包括：衬底、埋氧层、半导体体区、栅区、源区和漏区、栅侧墙、轻掺杂漏LDD区以及防泄漏区；防泄漏区凹陷在埋氧层内，并且位于半导体体区之下。本发明光刻SOI器件的埋氧层形成凹陷区，外延生长半导体材料并对其分区域进行掺杂，形成防泄漏区，位于中间的第二部分为重掺杂区，不易被辐射在埋氧形成的带正电的陷阱电荷反型，可以有效地抑制辐射引起的SOI器件的背栅泄漏电流，增加了SOI器件在辐射环境下的可靠性。本发明只需要在常规SOI器件的制备过程中引入光刻、外延及离子注入掺杂等常规工艺方法，因此，工艺流程简单且与现有的工艺技术兼容。

公开(公告)号：CN102769016B

公开(公告)日：2015-01-14

申请号：CN201210289276.7

申请日：2012-08-14

Applicant: 北京大学

Inventor： 黄如 ,  谭斐 ,  安霞 ,  武唯康 ,  黄良喜

IPC: H01L27/092 ,  H01L29/78 ,  H01L23/552 ,  H01L21/8238

CPC classification number: H01L27/092 ,  H01L21/8238 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823885 ,  H01L29/66636 ,  H01L29/66666 ,  H01L29/7788 ,  H01L29/7827

Abstract: 本发明公开了一种抗辐射的CMOS器件及其制备方法，属于CMOS集成电路技术领域。该CMOS器件包括衬底、源区、漏区以及位于衬底上的垂直沟道，在垂直沟道内增加一介质保护区一，该介质保护区一位于垂直沟道中央，将垂直沟道分为两部分，所述介质保护区一的高度等于垂直沟道长度，以有源硅台中轴线为中心，介质保护区一的边缘距离沟道外侧为20～100nm；同时在衬底上的源区或漏区的下方设有介质保护区二，该介质保护区二的长度与源区或漏区的长度相等，所述介质保护区二的高度为10～50nm。本发明由于增加介质保护区，可有效隔断器件源区和漏区收集电荷的路径，改善了器件的单粒子特性。

公开(公告)号：CN103311301A

公开(公告)日：2013-09-18

申请号：CN201310169244.8

申请日：2013-05-09

Applicant: 北京大学

Inventor： 黄如 ,  谭斐 ,  安霞 ,  武唯康 ,  冯慧

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/78648

Abstract: 本发明公开了一种抑制辐射引起背栅泄漏电流的SOI器件及其制备方法。本发明的SOI器件包括半导体衬底、埋氧层、体区、栅区、源区和漏区、栅侧墙以及LDD区，其中，位于SOI器件体区正下方的埋氧层的厚度在10nm以下，并且在体区正下方的埋氧层与衬底之间设置有高掺杂的埋氧电荷控制层。本发明在体区正下方的埋氧层的厚度减薄至10nm以下，辐射时该区域陷入的正电荷数量也随之减小；同时使体区内的电子遂穿入薄的埋氧层并与辐射产生的陷阱正电荷发生复合的概率增大；并且埋氧电荷控制层，降低了辐射在埋氧中的陷阱正电荷对体区电势的影响。本发明利用简单的制备方法，在不影响常规电学特性的前提下，有效的改善了SOI器件的辐射响应。