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公开(公告)号：CN116961867A
公开(公告)日：2023-10-27
申请号：CN202310756045.0
申请日：2023-06-25
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明公开了一种解调码元时钟生成方法及系统，包括对待处理的解调码元进行电平采样；计算解调码元对应的每位电平的持续时间；在当前电平在码元周期内不发生变化时，将当前电平持续时间与持续时间阈值作比较；在当前电平持续时间大于持续时间阈值时，生成高电平时钟输出，否则生成低电平时钟输出；在当前电平在码元周期内发生变化时，根据所述当前电平之前的若干个电平的持续时间修正所述当前电平持续时间，并将修正后的当前电平持续时间与持续时间阈值作比较；在修正后的当前电平持续时间大于持续时间阈值时，生成高电平时钟输出，否则生成低电平时钟输出。本发明加入了时钟生成特殊情况的处理，大幅减少时钟个数与码元个数不匹配的概率。
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公开(公告)号：CN110932752B
公开(公告)日：2021-07-23
申请号：CN201911039017.7
申请日：2019-10-29
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明公开了一种应答器有源模块时钟提取方法及装置，所述方法包括如下步骤：获取原始DBPL码，获取延迟DBPL码；将原始DBPL码与延迟DBPL码进行异或运算，形成DBPL码脉冲信号，提取上升沿和下降沿信息，形成边沿检测脉冲信号；对边沿检测脉冲信号分别进行不可重复触发的脉冲扩展和可重复触发的脉冲扩展，形成单稳态信号S_A和单稳态信号S_B；由单稳态信号S_A的下降沿触发，产生时钟信号CLK_A；由单稳态信号S_B的下降沿触发，产生时钟信号CLK_B；对时钟信号CLK_A和时钟信号CLK_B进行或运算，形成占空比为50％的均匀时钟信号CLK。本发明提高了应答器的稳定性和抗干扰能力。
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公开(公告)号：CN118068746A
公开(公告)日：2024-05-24
申请号：CN202410024410.3
申请日：2024-01-05
Applicant: 北京全路通信信号研究设计院集团有限公司 , 中国铁路通信信号股份有限公司
IPC: G05B19/042
Abstract: 本发明提供基于UVM的脉冲采集板/主控板系统验证平台搭建方法，属于轨道通信技术领域。本发明基于系统实际应用场景，通过设计UVM树中叶结点组件之间的信号通信机制，扩展了UVM验证方法学中目前使用广泛的单一验证环境中各组件之间通信机制。针对多个工程联合调试情况，方便验证人员在搭建联合测试平台过程中，有效的控制UVM树中叶结点之间的信号通信，提高了验证平台中脉冲采集板与主控板之间的通信效率。便于多个系统结构联合测试时，多个系统之间实时进行通信；具有扩展性。
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公开(公告)号：CN117572090A
公开(公告)日：2024-02-20
申请号：CN202410057412.2
申请日：2024-01-16
Applicant: 北京全路通信信号研究设计院集团有限公司 , 中国铁路通信信号股份有限公司
IPC: G01R27/26
Abstract: 本发明公开了一种电容传感器的信号检测电路、检测方法和检测设备，该信号检测电路包括：基准电容阵列；第一切换开关；第二切换开关；电压转换器，用于在第二阶段，采集待测电容的第一固定极板与中间极板之间的第一电容信号、以及第二固定极板与中间极板之间的第二电容信号；在第二阶段之后的第三阶段，对第一电容信号和第二电容信号进行放大后，分别输出第一放大信号和第二放大信号；初始化模块，用于在第一阶段，分别向电压转换器、第一节点和第二节点提供所述参考信号；采样保持电路，用于在第三阶段，控制第一放大信号和第二放大信号输出。本发明的技术方案增加了电容信号的检测范围，减小了有限增益误差和电路的功耗。
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公开(公告)号：CN117261966A
公开(公告)日：2023-12-22
申请号：CN202311496998.4
申请日：2023-11-10
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明公开了一种转换信号模式的方法、装置、设备及存储介质。该方法包括：接收短距离传输总线ESD使能信号，并延长所述ESD使能信号的使能时间，得到中距离使能信号；在ESD使能信号失效后，将ESD报文信号先后置为第一预设信号和第二预设信号，得到中距离报文信号；接收EMD报文信号，利用上一EMD报文信号的第一结尾标识信号和当前EMD报文信号中的报文特征，确定当前EMD报文信号中的待消除信号，并通过消除所述待消除信号得到短距离报文信号。本发明实施例的技术方案，实现了ESD模式的信号与EMD模式的信号的双向转换。
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Patent Agency Ranking
公开(公告)号：CN115798567A
公开(公告)日：2023-03-14
申请号：CN202310044429.X
申请日：2023-01-30
Applicant: 北京全路通信信号研究设计院集团有限公司
IPC: G11C29/56 , G06F30/3308
Abstract: 本发明公开了一种双端口随机存取存储器RAM测试方法、装置、设备及介质。该方法包括：根据存储需求，确定目标复用方式和待复用RAM的数量；对各待复用RAM进行例化，得到相应例化模块；建立各例化模块与相应待复用RAM之间的绑定关系；根据目标复用方式，建立不同例化模块之间的连接；根据绑定关系，向各待测设计DUT传递测试参数，用于进行待复用RAM测试。本发明实施例提高了RAM的测试效率。
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公开(公告)号：CN110971341B
公开(公告)日：2022-09-09
申请号：CN201911039086.8
申请日：2019-10-29
Applicant: 北京全路通信信号研究设计院集团有限公司
IPC: H04L1/00
Abstract: 本发明涉及一种DBPL码硬件解码方法及系统，所述解码方法包括：延时原始DBPL码获得延时DBPL码，异或运算输出DBPL码边沿脉冲信号，单稳态电路触发输出与DBPL码同频率方波，输出与DBPL码同步的解码数据；一种DBPL码硬件解码系统，所述解码系统包括：输入模块、施密特触发器、异或门、单稳态触发器和D触发器。本发明的DBPL码硬件解码方法及系统通过设置3个D触发器进行单稳态信号转化，产生与DBPL码同步的解码数据，无需外部时钟源，即可保证解码输出信号与DBPL码输入信号严格同步，提高了解码系统的可靠性。
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公开(公告)号：CN114780143A
公开(公告)日：2022-07-22
申请号：CN202210443652.7
申请日：2022-04-26
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明提供一种基于UVM的CAN控制器激励序列生成方法、装置和验证平台，其中，所述方法包括步骤：创建TLM接口数据类和帧参数数据类并实例化为对象，然后封装为用于CAN控制器验证的函数和任务，使得能够结合CAN控制器的待验证功能，随机化帧参数数据对象，便捷调用函数和任务，对TLM接口数据对象进行约束及时序控制，生成期望激励序列，并且进一步生成期望激励序列群落来实现CAN控制器应用场景仿真验证。所述激励序列生成装置在进行CAN控制器验证的时候，针对不同CAN控制器接口，不需要对激励序列生成装置进行改动，实现了激励序列生成装置的复用，能够提高了CAN控制器验证的效率。
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公开(公告)号：CN110971341A
公开(公告)日：2020-04-07
申请号：CN201911039086.8
申请日：2019-10-29
Applicant: 北京全路通信信号研究设计院集团有限公司
IPC: H04L1/00
Abstract: 本发明涉及一种DBPL码硬件解码方法及系统，所述解码方法包括：延时原始DBPL码获得延时DBPL码，异或运算输出DBPL码边沿脉冲信号，单稳态电路触发输出与DBPL码同频率方波，输出与DBPL码同步的解码数据；一种DBPL码硬件解码系统，所述解码系统包括：输入模块、施密特触发器、异或门、单稳态触发器和D触发器。本发明的DBPL码硬件解码方法及系统通过设置3个D触发器进行单稳态信号转化，产生与DBPL码同步的解码数据，无需外部时钟源，即可保证解码输出信号与DBPL码输入信号严格同步，提高了解码系统的可靠性。
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公开(公告)号：CN110932752A
公开(公告)日：2020-03-27
申请号：CN201911039017.7
申请日：2019-10-29
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明公开了一种应答器有源模块时钟提取方法及装置，所述方法包括如下步骤：获取原始DBPL码，获取延迟DBPL码；将原始DBPL码与延迟DBPL码进行异或运算，形成DBPL码脉冲信号，提取上升沿和下降沿信息，形成边沿检测脉冲信号；对边沿检测脉冲信号分别进行不可重复触发的脉冲扩展和可重复触发的脉冲扩展，形成单稳态信号S_A和单稳态信号S_B；由单稳态信号S_A的下降沿触发，产生时钟信号CLK_A；由单稳态信号S_B的下降沿触发，产生时钟信号CLK_B；对时钟信号CLK_A和时钟信号CLK_B进行或运算，形成占空比为50％的均匀时钟信号CLK。本发明提高了应答器的稳定性和抗干扰能力。
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