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公开(公告)号：CN102609245B
公开(公告)日：2014-09-17
申请号：CN201110435859.1
申请日：2011-12-22
Applicant: 中国科学院自动化研究所
IPC: G06F9/38
Abstract: 本发明公开了一种异构多核处理器，包括宽数据流运算模块、控制/调用模块和数据交互模块，其中所述宽数据流运算模块运行代数指令，用于完成大块、大面、大线等宽数据流的密集型运算；所述控制/调用模块运行标量指令，用于完成对宽数据流运算部分的顶层参数设置，控制它的运算，同时也完成宽数据流计算部分的非连续二次计算任务；所述数据交互模块用于完成整个异构多核处理器的互连与数据交互。本发明的异构多核处理器基于两级运算架构器，它分离了宽数据流式运算和控制/调用类运算，大大增强了数据流水的完整性，并且保证了高密度计算的连续性和封闭性，降低了运算结点间的通讯消耗，进而大大提高各个运算部件的使用效率。
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公开(公告)号：CN102567258B
公开(公告)日：2014-08-27
申请号：CN201110449966.X
申请日：2011-12-29
Applicant: 中国科学院自动化研究所
IPC: G06F13/28
Abstract: 本发明公开了一种多维DMA传输装置与方法，所述装置包括读Buffer(400)、数据FIFO(401)、写Buffer(402)、读控制器(403)和写控制器(404)。所述读Buffer(400)用于暂存在读操作过程中新读入的数据；所述数据FIFO(401)用于存储暂时积压下来的数据；所述写Buffer(402)用于暂存在写操作过程中将要写出的数据；所述读控制器(403)用于控制读操作过程，发送读请求并对该请求的回复进行处理；所述写控制器(404)用于控制写操作过程，发送写请求并对该请求的回复进行处理。本发明适合于矩阵分割、矩阵重组、矩阵扩展等多种DSP基本操作，将简单的处理过程与复杂处理过程相分离后并行执行，减少了核处理时间。
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公开(公告)号：CN102411491B
公开(公告)日：2014-01-29
申请号：CN201110460582.8
申请日：2011-12-31
Applicant: 中国科学院自动化研究所
Abstract: 本发明提供一种用于并行FFT计算的数据存取方法及装置。该方法将FFT计算数据和旋转因子存放在多粒度并行存储器中，并用统一的蝶形表达式对整个计算过程中的FFT数据和对应的旋转因子进行分组，每分组数据包含多个蝶形，可并行计算；同时根据该蝶形表达式，可方便生成各个分组的数据地址和旋转因子系数地址，利用不同的读写粒度，可从多粒度存储器中并行读写数据和对应的旋转因子。本发明还提供一种用于并行FFT计算的数据存取装置。利用本发明，数据的读写过程中不会产生存储器冲突，也不需要额外的步骤再对读写数据进行排序，同时，本发明可根据具体实现灵活指定并行粒度。
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公开(公告)号：CN101847093B
公开(公告)日：2013-09-04
申请号：CN201010162202.8
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种具有可重构低功耗数据交织网络的数字信号处理器，包括一个N路并行向量运算单元、一个N路并行向量寄存器堆、一个N路并行向量存储器和一个N路可重构并行数据交织网络，其中，N路可重构并行数据交织网络用于连接N路并行向量运算单元、N路并行向量寄存器堆和N路并行向量存储器，并管理其中的数据传输。利用本发明，通过该N路可重构并行数据交织网络，数据可以连续不间断的并行传输并在需要时直接从N路并行向量运算单元运算结果旁路至操作数输入，而不经过N路并行向量寄存器堆和/或N路并行向量存储器，克服了传统数据传输管理技术局限性，提高了数据传送的效率，降低了功耗，满足了不同宽度数据交织的需求。
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Patent Agency Ranking
公开(公告)号：CN103218314A
公开(公告)日：2013-07-24
申请号：CN201310139573.8
申请日：2013-04-19
Applicant: 中国科学院自动化研究所
IPC: G06F12/08
Abstract: 本发明公开了一种用于并行滤波运算的数据缓存装置，包括缓冲区实体，该缓冲区实体用于缓冲来自一个多粒度存储器的数据，还包括读缓冲逻辑、初始化缓冲逻辑和更新缓冲逻辑。所述读缓冲逻辑用于接收所述读缓冲区使能信号、读缓冲区列号、读缓冲区列内偏移，并且根据这些信号读取所述缓冲区实体某一列的数据；所述初始化缓冲逻辑用于在初始化开始信号有效时对所述缓冲区实体进行初始化；所述更新缓冲逻辑用于在所述列移信号有效时，按列整体移动缓冲区实体，同时输出所述作用于多粒度存储器的信号组。本发明可以在滤波前对数据进行处理，在滤波时提供并行运算所需的数据，充分利用数据局部性原理，减少访存次数，达到数据的最大利用率。
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公开(公告)号：CN103218246A
公开(公告)日：2013-07-24
申请号：CN201310139561.5
申请日：2013-04-19
Applicant: 中国科学院自动化研究所
IPC: G06F9/45
Abstract: 本发明提出了一种基于图描述语言的二进制工具生成方法。这种图描述语言以集中定义和分布定义混合的方式规定了指令集的文法和编码。图描述语言包含了节点(node)和边(edge)两种基本语言元素。节点描述指令集体系结构的部分属性，一个节点可以拥有若干个子节点。子节点更细致地刻画了指令集体系结构的属性。本发明在获得处理器指令集体系结构的图描述模型后，二进制工具生成器根据模型中的相关描述生成汇编器、反汇编器和链接器等二进制工具。
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公开(公告)号：CN101833468B
公开(公告)日：2013-05-08
申请号：CN201010162391.9
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F9/45
Abstract: 本发明公开了一种在高性能计算系统中生成向量处理指令集结构的方法，该方法包括：步骤1：分析数字信号处理领域内的核心算法，得到各核心算法的逻辑表达式；步骤2：从该逻辑表达式中抽象出数字信号处理领域内的向量元操作；步骤3：根据抽象出的向量元操作，生成针对专用向量指令语法和行为的向量处理指令集结构。利用本发明，生成了适合于特定领域的向量处理指令集，大大提高了处理器的性能。
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公开(公告)号：CN101840324B
公开(公告)日：2012-03-28
申请号：CN201010162368.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种支持复数运算和子字并行的64位定浮点乘法器，该乘法器由四个32位乘法器组合而成，其中每个32位乘法器均包含一个作为输出的“进位”串和一个作为输出的“和”串，四个32位乘法器共包含四个“进位”串和四个“和”串，该四个“进位”串和该四个“和”串通过一个8-2压缩器进行压缩，得到一个新的“进位”串和一个新的“和”串，然后求和作为该乘法器的输出。利用本发明，降低了关键通路延时，减小了运算资源开销。
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公开(公告)号：CN104809002A
公开(公告)日：2015-07-29
申请号：CN201510276076.1
申请日：2015-05-26
Applicant: 中国科学院自动化研究所
IPC: G06F9/44
Abstract: 本发明提供一种异构多核处理器多层应用程序的执行方法及处理器，所述方法包括：将所有任意第i层处理器程序中的可执行程序和控制流关系数据库装载到共享程序存储器中，生成并将第(i+1)层处理器的程序地址映射表存储在共享关系存储器中；判断第i层处理器是否需要对第(i+1)层处理器执行调用程序；若第i层处理器需要对第(i+1)层处理器执行调用程序，则判断(i+1)
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