-
公开(公告)号：CN114519320B
公开(公告)日：2024-11-19
申请号：CN202011296188.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本发明的实施例提供一种查找表电路及其配置方法。该查找表电路包括二个第一地址输入端口、第二至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、六个多路选择器、二个n输入查找表和二个加法器等。通过分别控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表、二位宽的算术进位逻辑模块以及一位宽的算术进位逻辑模块中的一者。
-
公开(公告)号：CN118800295A
公开(公告)日：2024-10-18
申请号：CN202310390626.7
申请日：2023-04-12
Applicant: 上海复旦微电子集团股份有限公司
IPC: G11C11/419 , G11C16/30
Abstract: 本发明公开了一种低功耗FIFO存储器、控制装置及方法、芯片，该低功耗FIFO存储器包括：多个容量相同的SRAM阵列、与各SRAM阵列一一对应的电源管理模块；所述电源管理模块，用于根据外部电源管理控制信号，控制对应的SRAM阵列及其地址译码和读写通路上电或断电。利用本发明方案，可以有效降低FIFO存储器的静态功耗。
-
公开(公告)号：CN118672822A
公开(公告)日：2024-09-20
申请号：CN202310261658.7
申请日：2023-03-17
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种FPGA抗软错误的方法及装置，该方法包括：在FPGA加载完成后，回读FPGA的加载数据；对所述加载数据进行回读校验，所述回读校验包括ECC校验和CRC校验；在回读校验过程中，对于检测到的多比特错误，通过触发重新加载事件进行纠错。利用本发明方案，可以有效地实现对FPGA软错误的检测和纠错。
-
公开(公告)号：CN111812490B
公开(公告)日：2023-04-28
申请号：CN201910292343.2
申请日：2019-04-12
Applicant: 上海复旦微电子集团股份有限公司
IPC: G01R31/317 , G01R31/3185 , G01R31/3187
Abstract: 一种测试FPGA芯片中信号传输延时的方法，通过可编程互联线将至少一个CLB模块和至少一个I/O模块连接成环形振荡器，环形振荡器中的CLB模块的数量为奇数，CLB模块中的LUT模块配置为非门电路。本发明直接利用FPGA芯片自带的逻辑资源和互联资源进行信号传输延时测试，免去了额外的电路开销，节省了电路面积，测试方法非常灵活且准确，可以支持各个位置的测试和各种晶体管类型的测试。
-
公开(公告)号：CN108267681A
公开(公告)日：2018-07-10
申请号：CN201611256917.3
申请日：2016-12-30
Applicant: 上海复旦微电子集团股份有限公司
IPC: G01R31/28
Abstract: 本发明公开了一种可编程电路的模块测试系统，该模块测试系统设置在被测模块与通用互联资源模块之间，该模块测试系统包含：测试控制模块及分别与之连接的接口模块、指令分析模块及数据处理模块；所述的接口模块分别与所述的通用互联资源模块及所述的指令分析模块连接；所述的数据处理模块分别与所述的接口模块及所述的被测模块连接。本发明利用可编程特性，在尽可能少的增加硬件结构的情况下，降低模块测试设计的复杂度，提高测试覆盖率，并具有一定的通用性，适用于不同功能的数字可编程电路模块。
-
Patent Agency Ranking
公开(公告)号：CN118627440A
公开(公告)日：2024-09-10
申请号：CN202310240603.8
申请日：2023-03-10
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/3323 , G06F30/367
Abstract: 一种UVM验证平台及验证、生成方法、装置、系统、介质、设备。所述生成方法包括：获取待验模块描述信息，所述待验模块描述信息包括：所述待验模块中数字电路的总线描述信息以及端口索引信息；基于所述总线描述信息以及端口索引信息，得到所述待验模块中数字电路的总线信息；基于所述待验模块中数字电路的总线信息，从UVM组件库中派生所需组件的类，并基于所派生的类得到相应数量的总线代理组件及其它相关组件；对所获取的组件进行实例化和连接，生成用于对所述待验模块中数字电路进行验证的UVM验证平台。采用上述方案，可以提高UVM验证平台的通用性。
-
公开(公告)号：CN118626422A
公开(公告)日：2024-09-10
申请号：CN202310233081.9
申请日：2023-03-10
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种总线数据降频电路、数据处理系统及FPGA器件。所述电路包括：状态控制器；数据缓存器，适于接收输入总线数据并进行缓存；第一输出数据寄存器，适于对所述数据缓存器输出的数据进行存储；第二输出数据寄存器，适于对第一输出数据寄存器输出的数据去冗余后存储并输出，以及对所述初始输出总线发送使能信号进行存储，并输出总线发送使能信号；其中，所述输入总线发送使能信号是基于所述输入总线时钟信号得到的，所述输出总线接收使能信号是基于所述输出总线时钟信号得到的；所述输入总线时钟信号与所述输出总线时钟信号为同源时钟信号。采用上述方案，可以在降频的同时，满足确定性延迟的要求。
-
公开(公告)号：CN118539924A
公开(公告)日：2024-08-23
申请号：CN202310153286.6
申请日：2023-02-22
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种比较器失调校正电路及方法、电子设备。所述电路包括：失调判断单元，与比较器的输出端连接，适于接收比较器输出信号，并基于所述比较器输出信号判断所述比较器是否存在失调；失调量获取单元，与所述失调判断单元连接，适于当所述比较器存在失调时，获取所述比较器在各个时钟周期的数字失调量；数字码值计算单元，与所述失调量计算单元连接，适于基于所述比较器在各个时钟周期数字失调量得到用于补偿输入失调电压的数字失调码值；数模转换单元，适于将所述数字失调码值转换为相应的模拟电压值，并利用所述模拟电压值，对所述比较器进行输入失调电压补偿。采用上述方案，可以降低比较器失调校正电路对工艺的敏感度，提高移植性。
-
公开(公告)号：CN109635466B
公开(公告)日：2023-05-23
申请号：CN201811548816.2
申请日：2018-12-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/367 , G06F30/30
Abstract: 本发明公开了一种用于可配置芯片的功能仿真方法及系统，该仿真方法包含：配置一位流文件；读取并解析位流文件，并根据位流与sram对应关系，对每个sram单元赋值；对芯片的信号端口赋值。本发明在进行功能仿真时直接操作SRAM值以取代烦琐的正常配置流程，不但节省了重复编译的时间，在实际仿真中也节省配置所需要的时间，可以明显提高仿真效率。
-
公开(公告)号：CN114519321A
公开(公告)日：2022-05-20
申请号：CN202011296205.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本申请实施例提供一种查找表电路及其配置方法。该查找表电路包括：第一至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、五个多路选择器、二个n输入查找表和二个加法器等。通过控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表以及算数进位逻辑模块。
-
-
-
-
-
-
-
-
-
Search Results
21
records
(took 0.044 seconds)
