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公开(公告)号：CN112597514A
公开(公告)日：2021-04-02
申请号：CN202011529518.6
申请日：2020-12-22
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开一种易于私有化定制部署的文档协同系统，其特征在于，包括：管理模块，用于进行用户权限信息和文档权限信息的管理；文档服务器模块，用于存储系统内所有文档，以及通过web端访问、操作所存储的文档；数据库模块，用于存储用户的个人信息、用户的权限信息、文档目录的权限信息、文档的权限信息以及文档在文档服务器内的地址信息；通过数据库模块，管理模块、文档服务器模块的结合使用可以实现定制化文档协同系统。本发明部署简单，使用成本、维护成本都很低，适用于企业内文档协同办公使用。
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公开(公告)号：CN107092539B
公开(公告)日：2020-05-19
申请号：CN201710103760.9
申请日：2017-02-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22 , G06F11/263
Abstract: 一种基于配置码流的FPGA故障注入复合模型，包括空间遍历模型、环境重建模型、定点精确模型、资源导向模型和多位翻转模型，各模型针对不同的研究目的和不同的电路设计，在FPGA的配置码流层面上获取相应目标配置位的地址信息，并据此对FPGA电路执行单粒子翻转故障注入。本发明的复合模型可以从整体、从局部、从不同研究目的、从不同电路类型多个角度评估FPGA电路对单粒子翻转效应的敏感度，克服了现有故障注入模型应用范围和应用情境的单一性，同时有针对性的对部分配置位而不总是对全部配置位进行单粒子翻转故障注入，大大提高了执行效率。
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公开(公告)号：CN106802645B
公开(公告)日：2019-06-04
申请号：CN201611193066.2
申请日：2016-12-21
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05B23/02
Abstract: 本发明公开了一种FPGA单粒子翻转故障模拟系统和方法，其中，所述系统包括：包括TCL脚本控制模块上位机，以及，包括待测电路、对比电路和监控电路的下位机；TCL脚本控制模块，用于进行单粒子翻转故障模拟和监控结果数据的获取；待测电路，用于在模拟的单粒子翻转故障环境下运行；对比电路，用于在正常环境下运行；监控电路，用于对待测电路和对比电路的电路运行状态进行监控。在本发明中，位于上位机的TCL脚本控制模块直接控制单粒子翻转故障模拟的流程，无需下位机硬件控制电路的辅助；下位机电路的设计不依赖于目标FPGA器件的特性，与器件架构无关，移植到其他FPGA器件时无需更改用户设计。
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公开(公告)号：CN105718693B
公开(公告)日：2018-12-21
申请号：CN201610059778.9
申请日：2016-01-28
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F17/50
Abstract: 本发明提供了一种基于配置无关位的FPGA电路逻辑覆盖优化方法，基于一个给定的电路，通过电路仿真，敏感度评估等方法，获得所有LUT中具有CDC特性的配置位，并以反向拓扑排序方法，对所有LUT中的无关位进行重新赋值，使发生在LUT扇入逻辑和互连中的单粒子翻转软错误得到有效地屏蔽，从而使由这类软错误引起的系统错误率降到最低。在不改变电路逻辑功能的情况下改变目标线网的信号概率，实现用户电路的逻辑优化。使用本发明可以提高FPGA中用户电路的可靠性，且不增加额外的电路资源开销。
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公开(公告)号：CN105656474B
公开(公告)日：2018-12-21
申请号：CN201610053354.1
申请日：2016-01-26
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F17/50
Abstract: 一种基于信号概率的FPGA用户电路逻辑反转优化方法，将FPGA中的原始用户电路，进行电路后仿真、线网信号概率计算操作，同时将原始用户电路进行线网逻辑检查操作，随后通过线网信号概率识别、前级扇出逻辑反转、后级扇入逻辑调整等操作，完成FPGA用户电路的逻辑反转，得到逻辑优化后的用户电路。本发明利用FPGA的可编程特性，根据线网的信号概率对FPGA中用户电路各线网进行有选择的逻辑反转，在不改变电路逻辑功能的情况下改变目标线网的信号概率，实现用户电路的逻辑优化。使用本发明可以提高FPGA中用户电路的可靠性，且不增加额外的电路资源开销。
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Patent Agency Ranking
公开(公告)号：CN103901342A
公开(公告)日：2014-07-02
申请号：CN201410101432.1
申请日：2014-03-18
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/3183
Abstract: 一种基于掩码文件的FPGA精确故障注入系统及方法，包括掩码文件产生模块、故障注入过程控制模块和精确故障注入模块三个模块。掩码文件产生模块根据FPGA片上可编程资源与配置码流之间的映射关系生成掩码文件，并将掩码文件提供给故障注入过程控制模块；故障注入过程控制模块对接收到的掩码文件按数据帧为单位进行分析处理，再将掩码数据帧提供给精确故障注入模块；精确故障注入模块根据接收到的掩码数据帧，生成包括故障信息的单帧码流并注入FPGA中，故障注入过程控制模块采集故障注入结果并上传给上位机。本发明根据FPGA片上可编程资源进行精确注入，可以显著提高评估FPGA单粒子效应所需效率，有更强的针对性，从而有利于FPGA抗辐射加固技术的研究。
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公开(公告)号：CN103840822A
公开(公告)日：2014-06-04
申请号：CN201410051615.7
申请日：2014-02-14
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
Abstract: 本发明涉及基于SELECTMAP的宇航FPGA通用刷新电路，该刷新电路设计有6个输入管脚、6个输出管脚，8个双向管脚，分别与PROM与FPGA的管脚连接，通过SELECTMAP对SRAM型FPGA进行回读操作，确定FPGA型号并校验回读数据，若发生错误则从正确的数据源读取码流，从码流中截取有效部分，并通过SELECTMAP将有效码流重新写入FPGA的内部配置位，从而完成配置存储器的刷新，通过本发明中的刷新电路，能够及时检测并纠正宇航用FPGA的单粒子翻转，消除宇航用FPGA发生空间单粒子翻转导致的功能故障，提高宇航FPGA空间应用可靠性。
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公开(公告)号：CN118631415A
公开(公告)日：2024-09-10
申请号：CN202410775822.0
申请日：2024-06-17
Applicant: 北京联合大学 , 北京微电子技术研究所
IPC: H04L9/00
Abstract: 本发明提供一种面向FPGA的侧信道测量配置及其控制方法，所述测量配置包括目标FPGA芯片及其板级，其被配置为实现加密和解密过程，并输出原始瞬时电压信号；上位机，其被配置为用于进行数字电路设计并生成比特流文件，进行软件加密，以及接收示波器采集的功耗曲线并存储；下载器，其被配置为用于将所述上位机生成的比特流文件烧录至目标FPGA芯片；三级运算放大器，其被配置为将所述目标FPGA芯片及其板级输出的原始瞬时电压信号进行放大输出；示波器，其被配置为用于采集所述三级运算放大器输出的信号，形成功耗曲线并输出至所述上位机进行进一步分析。本发明针对FPGA芯片本身的安全性提出，针对的是真实应用场景下FPGA原生配置架构的侧信道脆弱性问题。
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公开(公告)号：CN118551373A
公开(公告)日：2024-08-27
申请号：CN202410540554.4
申请日：2024-04-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种基于代码混淆技术的Verilog源码保护系统和方法，该系统包括：迭代仲裁器，用于将接收到的Verilog源码逐行输入到词法分析器中；将收到的混淆模式向下传递至仲裁器；词法分析器，用于对Verilog源码中的代码进行分析分类后输出；仲裁器，用于以混淆模式作为参考信息，对标识符进行仲裁后输出；随机混淆器，用于对标识符进行随机混淆处理后输出；格式处理器，用于对所有输入信息进行布局混淆处理后输出；输出器，用于输出混淆后的Verilog代码。本发明能够以很低的复杂度完成大规模Verilog硬件代码的混淆处理，实现对代码的加密处理，可实现对Verilog源码的模块名、输入输出信号、寄存器和连线等信息的隐藏，进而实现对Verilog源代码知识产权的保护。
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公开(公告)号：CN116796678A
公开(公告)日：2023-09-22
申请号：CN202310768580.8
申请日：2023-06-27
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/347 , G06F30/343 , G06F111/06
Abstract: 一种基于解析式技术的FPGA布局方法，首先对综合后的网表文件进行解析，完成对网表文件中所包含的逻辑单元的提取。将逻辑单元的布局问题建模为半周线长的二次优化问题进行求解，得到逻辑单元的初始位置坐标。在此基础上，通过建立源割以及目标割间的映射关系，完成对逻辑单元位置合法化的操作，得到逻辑单元最终的布局位置，最终将布局结果按照特定的格式输出到布局结果文件中。本发明利用解析式方法完成对FPGA逻辑单元的自动布局，能够大幅度提升布局方法的运行效率。
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