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公开(公告)号：CN118631415A
公开(公告)日：2024-09-10
申请号：CN202410775822.0
申请日：2024-06-17
Applicant: 北京联合大学 , 北京微电子技术研究所
IPC: H04L9/00
Abstract: 本发明提供一种面向FPGA的侧信道测量配置及其控制方法，所述测量配置包括目标FPGA芯片及其板级，其被配置为实现加密和解密过程，并输出原始瞬时电压信号；上位机，其被配置为用于进行数字电路设计并生成比特流文件，进行软件加密，以及接收示波器采集的功耗曲线并存储；下载器，其被配置为用于将所述上位机生成的比特流文件烧录至目标FPGA芯片；三级运算放大器，其被配置为将所述目标FPGA芯片及其板级输出的原始瞬时电压信号进行放大输出；示波器，其被配置为用于采集所述三级运算放大器输出的信号，形成功耗曲线并输出至所述上位机进行进一步分析。本发明针对FPGA芯片本身的安全性提出，针对的是真实应用场景下FPGA原生配置架构的侧信道脆弱性问题。
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公开(公告)号：CN118506829A
公开(公告)日：2024-08-16
申请号：CN202410613964.7
申请日：2024-05-17
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 本发明涉及一种基于互补存储单元的RRAM灵敏放大器电路，属于非易失性存储器电路设计技术领域，包括正向放大电路、反向放大电路、比较器、数据存储单元和互补存储单元。正向放大电路向数据存储单元提供稳定的读电压，并放大位线电流，转换为电压信号；反向放大电路向互补存储单元提供稳定的读电压，并放大位线电流，转换为电压信号；比较器用于比较两个互补的电压信号；数据存储单元与互补存储单元共同存储逻辑相反的一组数据；本发明设计的RRAM灵敏放大器电路具有更高的读取裕度、更低的读错误率，抗工艺波动能力强，设计复杂度低，电路容易实现。
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公开(公告)号：CN118249967A
公开(公告)日：2024-06-25
申请号：CN202410463229.2
申请日：2024-04-17
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: H04L1/20 , H04L43/0823
Abstract: 本发明涉及一种高速串行总线的多组态单粒子误码率预计方法，属于高速串行总线电路的单粒子效应测试领域。该方法对高速串行总线中发生的单粒子码错进行识别、分类和统计，根据统计结果，计算单粒子翻转截面CS_SEU和单粒子功能中断截面CS_SEFI；根据单粒子翻转截面CS_SEU，计算单粒子翻转误码率ER_SEU；根据单粒子功能中断截面CS_SEFI，计算单粒子功能中断误码率ER_SEFI；利用单粒子翻转误码率ER_SEU和单粒子功能中断误码率ER_SEFI计算高速串行总线单粒子总误码率ER。本发明实现了高速串行总线单粒子误码率的准确计算，有效保障高速串行总线单粒子效应评估的准确性和全面性。
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公开(公告)号：CN116885011A
公开(公告)日：2023-10-13
申请号：CN202310798197.7
申请日：2023-06-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H01L29/808 , H01L21/337 , H01L29/16
Abstract: 本发明一种抗单粒子烧毁的高压沟槽型SiC JFET器件结构和制备方法，所述新型抗单粒子烧毁的沟槽型SiC JFET结构的元胞包括：漏极金属电极、N+衬底区、N‑漂移区、栅极金属电极、栅极沟槽底部和侧壁离子注入形成的P型掺杂区、电流扩展层、N+源区以及与源区相连的源极金属电极。其中，P型掺杂区整体与栅极相连，其内部由不同掺杂浓度的P型区域构成，重掺杂区域位于栅极沟槽拐角处。该结构改善了器件内部的电场分布，可有效缓解重离子入射引发的器件内部局部高温情况，具有较强的抗单粒子烧毁能力。同时，该结构可于漂移区额外添加缓冲层，进一步提高器件的抗单粒子烧毁能力。
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公开(公告)号：CN109358992B
公开(公告)日：2022-05-13
申请号：CN201811082056.0
申请日：2018-09-17
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22
Abstract: 一种基于部分可重配技术和排列算法的FPGA测试方法，包括如下步骤：步骤一、基于FPGA测试所需的配置文件，利用排列算法对FPGA测试所需的配置文件进行排序，获得排序后的FPGA测试所需的配置文件序列；步骤二、利用部分可重配文件序列产生算法处理步骤一中排序后的FPGA测试所需的配置文件序列，获得FPGA测试所需的部分可重配文件序列；步骤三、利用FPGA配置电路将步骤二中FPGA测试所需的部分可重配文件序列下载到被测FPGA中进行测试。该方法可以有效减少配置文件的大小，缩短FPGA的测试时间。
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Patent Agency Ranking
公开(公告)号：CN113672549A
公开(公告)日：2021-11-19
申请号：CN202110857767.6
申请日：2021-07-28
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F15/173 , G06F15/177 , G06F13/38 , G06F13/40 , G06F13/28 , G06F9/4401
Abstract: 本发明公开了一种基于非共享存储多核处理器的微系统架构，在系统中增加可编程逻辑电路，多核处理器每个处理器核独立的存储接口扩展RAM型数据存储器，然后分别连接到可编程逻辑电路，ROM型程序存储器通过可编程逻辑电路实现共享，从而简化系统，同时解决了核间高速、高带宽的大数据量传输瓶颈，提高了系统处理能力。
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公开(公告)号：CN108306637B
公开(公告)日：2021-09-21
申请号：CN201810069042.9
申请日：2018-01-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明提供了一种采用双路电压控制压控振荡器的电荷泵锁相环，该锁相环包括N级环形振荡器B200和放大整形电路B201，接收由电荷泵锁相环的电荷泵及环路滤波器分别产生的两路控制电压，并根据该控制电压生成一定频率的正弦波振荡信号，并将其整形为方波，作为电荷泵锁相环的数字分频器的输入信号。本发明与传统的压控振荡器相比，以两个控制电压VC1和VC2作为调谐电压，VC1作为粗调电压，VC2作为细调电压，兼顾调谐速度与振荡信号质量，能够有效加快电荷泵锁相环的锁定。
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公开(公告)号：CN108648780A
公开(公告)日：2018-10-12
申请号：CN201711373726.X
申请日：2017-12-19
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C29/56
Abstract: 本发明一种存储器测试系统、方法及存储介质，该系统包括上位计算机、配置存储器、待测存储器、主控FPGA和验证FPGA。上位计算机通过对主控FPGA发送命令，实现对待测存储器的选择、配置、擦除操作；主控FPGA按照上位计算机命令要求，通过FPGA的内部选择逻辑，将待测存储器与串口、验证FPGA连接，并接收验证FPGA的配置完成管脚DONE信号的电平，对验证FPGA进行复位操作；配置存储器用于对主控FPGA进行配置。本发明可以满足用于FPGA配置的存储器电路在低温环境下长时间保温的测试要求，解决自动测试设备存在时间限制的问题。提高配置存储器在较长时间保持低温测试条件下的测试效率和准确性。
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公开(公告)号：CN108388301A
公开(公告)日：2018-08-10
申请号：CN201810139148.1
申请日：2018-02-11
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05F1/575
Abstract: 一种抗单粒子加固数字低压差线性稳压器。使用数字方式实现，其中包括控制电路、细调比较器电路、粗调比较器电路、状态译码电路、粗调移位链、中调移位链、细调移位链、保持移位环、保持移位环、传输晶体管阵列等模块。通过将供电过程分为粗调、中调、细调三个阶段解决响应速度、电源纹波等问题：粗调阶段的快速搜索可以将响应速度提高数倍；细调阶段最小化传输晶体管的标准宽长优化电源纹波；中调阶段为粗调与细调的过渡与缓冲。采用加固单元、系统加固等多种方式对电路进行抗辐射加固。
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公开(公告)号：CN105356875B
公开(公告)日：2018-07-06
申请号：CN201510616844.3
申请日：2015-09-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
Abstract: 本发明提出了一种单粒子加固FPGA的查找表电路，包括单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF。可以实现具有可选锁存功能的多路选择器。通过配置相应的存储单元，该LUT可以用来实现一个具有锁存功能的多路选择器、不带锁存的多路选择器和正常的查找表。本发明在实现具有可选锁存功能的多路选择器时，能够极大减少单粒子加固FPGA使用中需要实现大规模多路选择器时逻辑资源的占用率，为单粒子加固FPGA用户在逻辑设计中实现大规模的多路选择器提供了更优的一种选择。
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