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公开(公告)号：CN107305893A
公开(公告)日：2017-10-31
申请号：CN201710253929.9
申请日：2017-04-18
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
CPC classification number: H01L27/11556 , H01L27/11521 , H01L27/11526 , H01L27/11546 , H01L27/11568 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L27/11551 , H01L27/11578
Abstract: 提供了半导体存储器装置及半导体装置。该半导体存储器装置包括：基底，包括单元区域和连接区域；第一字线堆，包括延伸至连接区域并堆叠在单元区域上的多条第一字线；第二字线堆，包括延伸至连接区域并堆叠在单元区域上的多条第二字线，第二字线堆与第一字线堆相邻；竖直沟道，位于基底的单元区域中，竖直沟道连接至基底并与所述多条第一字线和所述多条第二字线结合；桥接区域，将第一字线堆中的第一字线与第二字线堆中的相应第二字线连接；局部平坦化区域，位于桥接区域下方。
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公开(公告)号：CN101510440A
公开(公告)日：2009-08-19
申请号：CN200910007531.2
申请日：2009-02-11
Applicant: 三星电子株式会社
IPC: G11C16/02 , G11C16/08 , H01L27/115
CPC classification number: G11C16/08
Abstract: 一种闪速存储器装置，可以包括存储单元阵列，存储单元阵列包括多个存储块，其中每个存储块具有设置在字线和位线的交叉处的存储单元，其中，多个存储块中的存储块彼此紧邻，并且限定存储块对。闪速存储器装置还可包括行选择电路，行选择电路被配置为响应于与存储地址相关联的存储操作来驱动字线，其中，行选择电路可包括位于每对存储块中所包括的存储块之间的相应屏蔽线，并且存储块对中的每个存储块在其间具有公共源线。
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公开(公告)号：CN100373584C
公开(公告)日：2008-03-05
申请号：CN200410001967.8
申请日：2004-01-16
Applicant: 三星电子株式会社
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11526 , H01L27/11543
Abstract: 本发明提供制造具有多栅极绝缘层的半导体装置的方法以及由此制造的半导体装置。该方法包括在半导体衬底的第一区域和第二区域分别形成垫绝缘层和初始高电压栅极绝缘层。穿过垫绝缘层并掩埋在半导体衬底中的第一隔离层被形成以定义第一区域中的第一有源区，而穿过初始高电压绝缘层并掩埋在半导体衬底中的第二隔离层被形成以定义第二区域中的第二有源区。随后垫绝缘层被去除以露出第一有源区。低电压绝缘层形成在露出的第一有源区上。因此，可以使得在去除垫绝缘层以便在邻近第一隔离层的有源区上形成低电压栅极绝缘层的过程中形成在第一隔离层边缘处的凹陷区域(凹槽区域)的深度被最小化，并且它能够防止凹槽区域形成在第二隔离层的边缘处。
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公开(公告)号：CN119451117A
公开(公告)日：2025-02-14
申请号：CN202410698492.X
申请日：2024-05-31
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器装置以及包括该半导体存储器装置的半导体封装件和电子系统。该半导体存储器装置包括：衬底，其包括多个垫区域和在多个垫区域中的一些垫区域之间的垫分离区域；外围电路结构，其位于衬底上并且包括外围电路；单元阵列结构，其位于外围电路结构上；第一穿通件，其在垫分离区域中延伸到衬底中；以及第二穿通件，其在垫分离区域上延伸到单元阵列结构中并且电连接到第一穿通件，其中第二穿通件与第一穿通件重叠。
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公开(公告)号：CN107768376B
公开(公告)日：2023-08-29
申请号：CN201710316294.2
申请日：2017-05-08
Applicant: 三星电子株式会社
Abstract: 提供一种垂直存储器装置，所述垂直存储器装置包括：基底，具有单元阵列区、字线接触区和外围电路区；栅电极，在单元阵列区和字线接触区中与基底平行，所述栅电极堆叠在垂直于基底的方向上并在所述垂直于基底的方向上间隔开；沟道结构，穿过单元阵列区中的栅电极，所述沟道结构电连接到基底；虚设沟道结构，穿过字线接触区中的栅电极，所述虚设沟道结构与基底间隔开；导线，平行于基底并电连接到第一栅电极，所述导线与虚设沟道结构的在竖直方向上的延伸部的至少一部分交叉。
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Patent Agency Ranking
公开(公告)号：CN107305893B
公开(公告)日：2022-05-31
申请号：CN201710253929.9
申请日：2017-04-18
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
Abstract: 提供了半导体存储器装置及半导体装置。该半导体存储器装置包括：基底，包括单元区域和连接区域；第一字线堆，包括延伸至连接区域并堆叠在单元区域上的多条第一字线；第二字线堆，包括延伸至连接区域并堆叠在单元区域上的多条第二字线，第二字线堆与第一字线堆相邻；竖直沟道，位于基底的单元区域中，竖直沟道连接至基底并与所述多条第一字线和所述多条第二字线结合；桥接区域，将第一字线堆中的第一字线与第二字线堆中的相应第二字线连接；局部平坦化区域，位于桥接区域下方。
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公开(公告)号：CN104916634B
公开(公告)日：2019-01-04
申请号：CN201510105265.2
申请日：2015-03-10
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L21/77 , H01L23/528 , H01L21/768 , H01L21/027 , G03F1/48
Abstract: 提供了制备半导体器件的布图设计的方法、光掩模、利用该布图设计制造的半导体器件及其制造方法。制备半导体器件的布局设计的步骤可以包括将辅助图案设置在位于薄弱的有源图案上的主栅极图案附近。薄弱的有源图案可以是例如有源图案中的最外侧的有源图案，并且可以是预期在制造工艺期间宽度增大的有源图案。
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公开(公告)号：CN108461502A
公开(公告)日：2018-08-28
申请号：CN201810153746.4
申请日：2018-02-22
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/1157
Abstract: 本公开提供了三维半导体存储器件。一种三维半导体存储器件可以包括垂直地穿过三维半导体存储器件的单元阵列区域中的堆叠结构的上结构和下结构的垂直沟道结构。垂直沟道结构可以具有在垂直沟道结构中的上结构与下结构相遇的水平面处具有台阶轮廓的侧壁。垂直虚设结构可以在该三维半导体存储器件的连接区域中垂直地穿过由上结构和下结构限定的阶梯结构，并且垂直虚设结构可以具有在上结构与下结构相遇的水平面处具有平坦轮廓的侧壁。
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公开(公告)号：CN104916634A
公开(公告)日：2015-09-16
申请号：CN201510105265.2
申请日：2015-03-10
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L21/77 , H01L23/528 , H01L21/768 , H01L21/027 , G03F1/48
CPC classification number: G06F17/5072 , G03F1/00 , G06F17/5081 , H01L21/823437 , H01L21/823456 , H01L27/0207 , H01L27/088 , H01L29/0653
Abstract: 提供了制备半导体器件的布图设计的方法、光掩模、利用该布图设计制造的半导体器件及其制造方法。制备半导体器件的布局设计的步骤可以包括将辅助图案设置在位于薄弱的有源图案上的主栅极图案附近。薄弱的有源图案可以是例如有源图案中的最外侧的有源图案，并且可以是预期在制造工艺期间宽度增大的有源图案。
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公开(公告)号：CN100433289C
公开(公告)日：2008-11-12
申请号：CN200410063476.6
申请日：2004-07-06
Applicant: 三星电子株式会社
CPC classification number: H01L27/0629 , H01L27/0802 , H01L27/105 , H01L27/11526 , H01L27/11529 , H01L27/11531 , H01L28/20
Abstract: 通过在衬底上形成电阻器图形而形成集成电路器件。在电阻器图形上形成层间介质层。构图层间介质层，以形成露出电阻器图形的至少一个开口。形成填充至少一个开口的栓塞图形，以及使用相同的材料形成栓塞图形和电阻器图形。
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