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公开(公告)号：CN111009527B
公开(公告)日：2024-08-06
申请号：CN201910921105.3
申请日：2019-09-27
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器件。所述半导体存储器件包括衬底，该衬底包括单元区域、第一接触区域、第二接触区域和设置在第一接触区域与第二接触区域之间的位外围电路区域。第一堆叠结构设置在单元区域和第一接触区域上。第二堆叠结构设置在单元区域和第二接触区域上。外围晶体管设置在位外围电路区域上并且电连接到第一堆叠结构和第二堆叠结构。第一堆叠结构和第二堆叠结构均包括：竖直堆叠在单元区域上的多个半导体图案；以及连接到多个半导体图案并且沿第一方向从单元区域延伸到对应的第一接触区域和第二接触区域上的多条导线。多条导线在第一接触区域和第二接触区域上具有阶梯结构。
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公开(公告)号：CN105374824B
公开(公告)日：2021-09-28
申请号：CN201510486525.5
申请日：2015-08-10
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582 , H01L27/11524 , H01L27/1157
Abstract: 一种半导体器件可以包括：绝缘层，在基板上提供为一体；第一栅电极和第二栅电极，设置在绝缘层上，第一栅电极和第二栅电极在平行于基板的顶表面的第一方向上延伸；第一沟道结构，穿过第一栅电极和绝缘层从而连接到基板；第二沟道结构，穿过第二栅电极和绝缘层从而连接到基板；以及接触，穿过第一栅电极与第二栅电极之间的绝缘层。接触可以连接到形成在基板中的公共源极区域，公共源极区域可以具有第一导电类型。此外，第一栅电极和第二栅电极可以在距离基板相同的水平处在第二方向上彼此间隔开，其中第二方向交叉第一方向并平行于基板的顶表面。
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公开(公告)号：CN110164867A
公开(公告)日：2019-08-23
申请号：CN201910108496.7
申请日：2019-02-03
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
Abstract: 本发明提供半导体存储器件，该半导体存储器件可包括在衬底上的第一堆叠和第二堆叠以及在第一堆叠和第二堆叠上的第一互连线和第二互连线。第一堆叠和第二堆叠中的每个可包括垂直堆叠在衬底上的半导体图案、分别连接到半导体图案的导线以及邻近半导体图案并且沿着垂直方向延伸的栅电极。第一堆叠可包括第一导线和第一栅电极，第二堆叠可以包括第二导线和第二栅电极。第一导线和第二导线的下表面可以是共面的。第一互连线可以电连接到第一导线和第二导线中的至少一条。第二互连线可以电连接到第一栅电极和第二栅电极中的至少一个。
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公开(公告)号：CN110164867B
公开(公告)日：2023-09-29
申请号：CN201910108496.7
申请日：2019-02-03
Applicant: 三星电子株式会社
Abstract: 本发明提供半导体存储器件，该半导体存储器件可包括在衬底上的第一堆叠和第二堆叠以及在第一堆叠和第二堆叠上的第一互连线和第二互连线。第一堆叠和第二堆叠中的每个可包括垂直堆叠在衬底上的半导体图案、分别连接到半导体图案的导线以及邻近半导体图案并且沿着垂直方向延伸的栅电极。第一堆叠可包括第一导线和第一栅电极，第二堆叠可以包括第二导线和第二栅电极。第一导线和第二导线的下表面可以是共面的。第一互连线可以电连接到第一导线和第二导线中的至少一条。第二互连线可以电连接到第一栅电极和第二栅电极中的至少一个。
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Patent Agency Ranking
公开(公告)号：CN104916634B
公开(公告)日：2019-01-04
申请号：CN201510105265.2
申请日：2015-03-10
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L21/77 , H01L23/528 , H01L21/768 , H01L21/027 , G03F1/48
Abstract: 提供了制备半导体器件的布图设计的方法、光掩模、利用该布图设计制造的半导体器件及其制造方法。制备半导体器件的布局设计的步骤可以包括将辅助图案设置在位于薄弱的有源图案上的主栅极图案附近。薄弱的有源图案可以是例如有源图案中的最外侧的有源图案，并且可以是预期在制造工艺期间宽度增大的有源图案。
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公开(公告)号：CN104916634A
公开(公告)日：2015-09-16
申请号：CN201510105265.2
申请日：2015-03-10
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L21/77 , H01L23/528 , H01L21/768 , H01L21/027 , G03F1/48
CPC classification number: G06F17/5072 , G03F1/00 , G06F17/5081 , H01L21/823437 , H01L21/823456 , H01L27/0207 , H01L27/088 , H01L29/0653
Abstract: 提供了制备半导体器件的布图设计的方法、光掩模、利用该布图设计制造的半导体器件及其制造方法。制备半导体器件的布局设计的步骤可以包括将辅助图案设置在位于薄弱的有源图案上的主栅极图案附近。薄弱的有源图案可以是例如有源图案中的最外侧的有源图案，并且可以是预期在制造工艺期间宽度增大的有源图案。
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公开(公告)号：CN111009527A
公开(公告)日：2020-04-14
申请号：CN201910921105.3
申请日：2019-09-27
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11551 , H01L27/11568 , H01L27/11578
Abstract: 提供了半导体存储器件。所述半导体存储器件包括衬底，该衬底包括单元区域、第一接触区域、第二接触区域和设置在第一接触区域与第二接触区域之间的位外围电路区域。第一堆叠结构设置在单元区域和第一接触区域上。第二堆叠结构设置在单元区域和第二接触区域上。外围晶体管设置在位外围电路区域上并且电连接到第一堆叠结构和第二堆叠结构。第一堆叠结构和第二堆叠结构均包括：竖直堆叠在单元区域上的多个半导体图案；以及连接到多个半导体图案并且沿第一方向从单元区域延伸到对应的第一接触区域和第二接触区域上的多条导线。多条导线在第一接触区域和第二接触区域上具有阶梯结构。
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公开(公告)号：CN105374824A
公开(公告)日：2016-03-02
申请号：CN201510486525.5
申请日：2015-08-10
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L27/11565 , H01L27/1157
Abstract: 一种半导体器件可以包括：绝缘层，在基板上提供为一体；第一栅电极和第二栅电极，设置在绝缘层上，第一栅电极和第二栅电极在平行于基板的顶表面的第一方向上延伸；第一沟道结构，穿过第一栅电极和绝缘层从而连接到基板；第二沟道结构，穿过第二栅电极和绝缘层从而连接到基板；以及接触，穿过第一栅电极与第二栅电极之间的绝缘层。接触可以连接到形成在基板中的公共源极区域，公共源极区域可以具有第一导电类型。此外，第一栅电极和第二栅电极可以在距离基板相同的水平处在第二方向上彼此间隔开，其中第二方向交叉第一方向并平行于基板的顶表面。
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