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公开(公告)号：CN110890113A
公开(公告)日：2020-03-17
申请号：CN201910680939.X
申请日：2019-07-25
Applicant: 三星电子株式会社
Abstract: 提供了一种包括第一非易失性存储器设备和第二非易失性存储器设备的存储设备及其操作方法。该方法包括：检测突然断电；响应于检测到的突然断电，暂停第一非易失性存储器设备中正在执行的操作；将关于所暂停操作的暂停信息写入第二非易失性存储器设备；并且在突然断电之后的通电时，基于写入第二非易失性存储器设备的暂停信息，对第一非易失性存储器设备执行块管理操作。
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公开(公告)号：CN109755251A
公开(公告)日：2019-05-14
申请号：CN201811311686.0
申请日：2018-11-06
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556 , H01L27/11573 , H01L27/11582 , G11C16/08 , G11C16/24 , G11C16/30
Abstract: 一种非易失性存储器器件，包括：第一半导体层，所述第一半导体层包括上衬底和其中上衬底上的多个字线在第一方向上延伸并且多个位线在第二方向上延伸的存储器单元阵列。所述非易失性存储器器件包括在垂直于第一和第二方向的第三方向上位于第一半导体层下面的第二半导体层，所述第二半导体层包括下衬底和在下衬底上的并被配置为向上衬底输出偏置电压的衬底控制电路。所述第二半导体层被分成第一至第四区域，第一至第四区域中的每一个区域具有相同的面积，并且所述衬底控制电路在第三方向上与所述第一至第四区域的至少一部分重叠。
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公开(公告)号：CN109493905A
公开(公告)日：2019-03-19
申请号：CN201811010904.7
申请日：2018-08-31
Applicant: 三星电子株式会社
Inventor： 沈相元
Abstract: 提供了一种用于减少热载流子注入(HCI)的非易失性存储装置以及所述非易失性存储装置的编程方法。根据一个方面，所述非易失性存储装置的编程方法包括：在从多个存储单元中的与串选择晶体管相邻的上部存储单元到与地选择晶体管相邻的下部存储单元的方向上对包括在单元串中的存储单元进行编程；当对选定存储单元进行编程时，将第一禁止电压施加到第一未选定字线，所述第一未选定字线连接到位于所述选定存储单元之上的第一未选定存储单元；以及当在施加第一禁止电压之后经过了预定时间段时，将第二禁止电压施加到第二未选定字线，所述第二未选定字线连接到位于所述选定存储单元之下的第二未选定存储单元。
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Patent Agency Ranking
公开(公告)号：CN110890113B
公开(公告)日：2025-01-24
申请号：CN201910680939.X
申请日：2019-07-25
Applicant: 三星电子株式会社
Abstract: 提供了一种包括第一非易失性存储器设备和第二非易失性存储器设备的存储设备及其操作方法。该方法包括：检测突然断电；响应于检测到的突然断电，暂停第一非易失性存储器设备中正在执行的操作；将关于所暂停操作的暂停信息写入第二非易失性存储器设备；并且在突然断电之后的通电时，基于写入第二非易失性存储器设备的暂停信息，对第一非易失性存储器设备执行块管理操作。
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公开(公告)号：CN107230499B
公开(公告)日：2022-07-12
申请号：CN201710169293.X
申请日：2017-03-21
Applicant: 三星电子株式会社
Abstract: 公开一种非易失性存储器装置及其编程验证操作的方法。所述非易失性存储器装置可包括：单元阵列、第一页缓冲器以及第二页缓冲器。第一页缓冲器可连接到单元阵列的第一存储器单元，并且可存储在编程验证操作期间通过感测第一存储器单元的编程操作是否完成而生成的第一感测数据。第二页缓冲器可连接到单元阵列的第二存储器单元。在编程验证操作期间，第二页缓冲器可基于通过感测第二存储器单元的编程操作是否完成而生成的第二感测数据来生成并存储第一验证数据，可从第一页缓冲器接收第一感测数据，并且可存储通过累积第一感测数据和第一验证数据而生成的第二验证数据。
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公开(公告)号：CN107393583B
公开(公告)日：2022-04-12
申请号：CN201710343080.4
申请日：2017-05-16
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/4074 , G11C11/408 , G11C11/4093
Abstract: 本公开涉及存储器件。一种存储器件具有行解码器、页缓冲器和外围电路被设置在存储单元阵列之下的垂直结构。行解码器和页缓冲器可以不对称地设置。外围电路设置在其中不设置行解码器和页缓冲器的区域中。行解码器和页缓冲器可以关于面的界面对称地设置。外围电路可以设置在包括面的界面的一部分的区域中。
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公开(公告)号：CN111244105A
公开(公告)日：2020-06-05
申请号：CN201911191924.3
申请日：2019-11-28
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/1157 , H01L27/11575 , H01L27/11556 , H01L27/11524 , H01L27/11548
Abstract: 一种三维半导体存储器装置可以包括：第一堆叠结构块，其包括在衬底上沿第一方向布置的第一堆叠结构；第二堆叠结构块，其包括在衬底上沿第一方向布置的第二堆叠结构；分离结构，其设置在衬底上，位于第一堆叠结构块和第二堆叠结构块之间，并且包括且第一模塑层和第二模塑层；和接触插塞，其穿透分离结构。接触插塞的底表面可以与衬底接触。
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公开(公告)号：CN109841241A
公开(公告)日：2019-06-04
申请号：CN201811415432.3
申请日：2018-11-26
Applicant: 三星电子株式会社
IPC: G11C11/34 , G11C11/4067
Abstract: 一种非易失性存储装置，包括：第一半导体层，其包括字线、位线、彼此相邻的第一上基板和第二上基板、以及存储单元阵列，其中存储单元阵列包括在第一上基板上的第一垂直结构和在第二上基板上的第二垂直结构；以及在第一半导体层下方的第二半导体层，其中第二半导体层包括下基板，该下基板包括行解码器电路和页缓冲器电路，其中第一垂直结构包括第一通路区域，第一通孔通路提供在第一通路区域中，其中第一通孔通路穿过第一垂直结构并连接第一位线和第一页缓冲器电路，并且第二垂直结构包括第一部分块，其中第一部分块重叠第一通路区域。
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