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公开(公告)号：CN118363524A
公开(公告)日：2024-07-19
申请号：CN202410067325.5
申请日：2024-01-16
Applicant: 三星电子株式会社
IPC: G06F3/06 , G06F12/0868
Abstract: 公开了存储器系统以及操作解码模块的方法。所述存储器系统包括系统控制器和存储器装置。系统控制器包括：存储器控制器，被配置为将接收的地址发送到解码模块，并且将经解码的数据输出到主机装置；以及解码模块，包括高速缓存装置和解码器。解码模块被配置为从存储器装置接收与所述地址对应的数据。解码模块被配置为响应于确定与所述地址对应的数据被存储在高速缓存装置中，将存储在高速缓存装置中的数据发送到存储器控制器。解码模块被配置为响应于确定与所述地址对应的数据没有被存储在高速缓存装置中，对与所述地址对应的数据进行解码以生成经解码的数据并将经解码的数据存储在高速缓存装置中。
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公开(公告)号：CN118038953A
公开(公告)日：2024-05-14
申请号：CN202311095064.X
申请日：2023-08-29
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 提供存储器装置、电子装置和存储器装置的操作方法。存储器装置包括多个存储器芯片。多个存储器芯片中的每一个包括多个存储器分块和基于从主机接收的第一命令和第一地址对存储在多个存储器分块中的数据执行读操作的逻辑电路。当在接收第一命令和第一地址之前存储有PIM指令集时，逻辑电路被配置为执行PIM命令执行操作。当发生与PIM命令执行操作相关联的错误时，逻辑电路被配置为生成错误数据，并且通过第一通道在日志寄存器记录错误数据。逻辑电路被配置为在第一操作模式下将指示存在错误数据的事件数据输出至主机。逻辑电路被配置为在第二操作模式中将错误数据输出至主机。
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公开(公告)号：CN116417031A
公开(公告)日：2023-07-11
申请号：CN202211651583.5
申请日：2022-12-21
Applicant: 三星电子株式会社
Abstract: 提供了一种存储器件。所述存储器件包括：存储器存储体，所述存储器存储体包括多个存储体，所述多个存储体中的每个存储体包括存储单元；以及PIM(存储器中处理)电路，所述PIM电路包括多个PIM块，每个所述PIM块包括算术逻辑单元(ALU)和地址生成单元，所述ALU被配置为使用从所述多个存储体中的至少一个存储体获取的内部数据来执行算术运算。所述多个PIM块包括分配给至少一个第一存储体的第一PIM块和分配给至少一个第二存储体的第二PIM块。所述第一PIM块的所述地址生成单元被配置为针对所述至少一个第一存储体生成第一内部行地址，并且所述第二PIM块的所述地址生成单元被配置为针对所述至少一个第二存储体生成第二内部行地址。
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公开(公告)号：CN115862704A
公开(公告)日：2023-03-28
申请号：CN202210920554.8
申请日：2022-08-02
Applicant: 三星电子株式会社
IPC: G11C11/4096
Abstract: 提供了存储器装置。所述存储器装置包括：存储器单元阵列；存储器中处理(PIM)电路，被配置为执行处理操作；以及控制逻辑电路，被配置为控制正常模式和内部处理模式。控制逻辑电路在内部处理模式下将通过PIM电路的处理操作获得的操作结果写入存储器单元阵列中，并且将从存储器单元阵列读取的读取数据提供给PIM电路。
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公开(公告)号：CN113126898A
公开(公告)日：2021-07-16
申请号：CN202011412501.2
申请日：2020-12-03
Applicant: 三星电子株式会社
Abstract: 一种存储器设备，包括：包括多个存储体的存储器存储体，每个存储体包括存储器单元阵列；计算逻辑，包括与存储体对应地布置的多个存储器内置处理器(PIM)电路，多个PIM电路中的每一个使用从从主机提供的数据和从存储体当中的对应存储体读取的信息中选择的至少一个来执行计算处理；以及控制逻辑，被配置为响应于每个从主机接收的命令和/或地址来控制对存储器存储体的存储器操作，或控制计算逻辑以执行计算处理，其中分别对存储体并行执行读取操作以用于计算处理，为存储体分别配置具有不同值的偏移，并且从存储体的相应存储器单元阵列中的不同位置读取信息并将其提供给PIM电路。
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Patent Agency Ranking
公开(公告)号：CN118409983A
公开(公告)日：2024-07-30
申请号：CN202311347552.5
申请日：2023-10-18
Applicant: 三星电子株式会社
IPC: G06F12/123
Abstract: 公开了一种存储器系统和用于管理高速缓存存储器的方法。所述存储器系统包括：至少一个高带宽存储器装置，被配置为根据访问命令存储数据或输出存储的数据；处理器，被配置为生成用于高带宽存储器装置的访问命令；以及逻辑裸片，在高带宽存储器装置上并且包括末级高速缓存，末级高速缓存将高速缓存功能提供给处理器。末级高速缓存被配置为：响应于通过处理器的高速缓存读取请求或高速缓存写入请求，当无效行和干净行在高速缓存未命中状态下不存在时，执行高速缓存旁路操作以直接访问高带宽存储器装置而无需高速缓存替换操作。
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公开(公告)号：CN111694514B
公开(公告)日：2024-06-18
申请号：CN202010165077.X
申请日：2020-03-11
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括：存储器存储体，其包括至少一个存储体组；存储器中处理器(PIM)电路，包括被布置为与存储体组相对应的第一处理元件，其通过使用由主机提供的数据和从存储体组读出的数据中的至少一个来处理运算；处理元件输入和输出(PEIO)选通电路，其被配置为控制被布置为与存储体组中的每个存储体相对应的存储体局部IO和被布置为与存储体组相对应的存储体组IO之间的电连接；以及控制逻辑，其被配置为执行控制操作，使得执行对存储器存储体的存储器操作或者由PIM电路处理运算。当运算由第一处理元件处理时，PEIO选通电路阻断存储体局部IO和存储体组IO之间的电连接。
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公开(公告)号：CN117238353A
公开(公告)日：2023-12-15
申请号：CN202310102926.0
申请日：2023-02-10
Applicant: 三星电子株式会社
Abstract: 提供存储器装置和存储器装置的测试方法。所述存储器装置包括：单元阵列，包括多个存储器单元；外围电路，被配置为控制所述多个存储器单元的存储器操作；测试逻辑电路，被配置为在测试模式下操作并且被配置为对所述多个存储器单元执行测试操作；第一调节器，被配置为调节通过第一垫接收的第一电源电压并且将第一电源电压提供给单元阵列和外围电路中的至少一个；以及电源管理器，在第一垫与第一调节器的输入端子之间，并且在第一垫与测试逻辑电路之间，并且被配置为将测试电源电压提供给测试逻辑电路。在测试模式下，当第一调节器的第一目标电压电平波动时，电源管理器的第二目标电压电平维持恒定。
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公开(公告)号：CN113140240A
公开(公告)日：2021-07-20
申请号：CN202011039790.6
申请日：2020-09-28
Applicant: 三星电子株式会社
IPC: G11C8/12 , G06F12/0802
Abstract: 公开了一种高带宽存储器和一种具有该高带宽存储器的系统。高带宽存储器包括缓冲器裸片和多个存储器裸片，每个存储器裸片包括至少一个第一处理元件存储体组和至少一个第二处理元件存储体组。所述至少一个第一处理元件存储体组包括连接到一个或更多个第一存储体输入/输出线组的一个或更多个第一存储体以及连接到所述一个或更多个第一存储体输入/输出线组和第一全局输入/输出线组的第一处理元件控制器，并且被配置为基于第一指令对从所述一个或更多个第一存储体输入/输出线组中的一个存储体输入/输出线组输出的第一数据和通过第一全局输入/输出线组传输的第二数据执行第一处理操作，第一指令是基于第一处理命令生成的。
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公开(公告)号：CN111694513A
公开(公告)日：2020-09-22
申请号：CN202010165017.8
申请日：2020-03-11
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：存储器存储体，包括一个或多个存储体阵列；PIM电路，被配置为执行运算逻辑处理操作；以及指令存储器，包括被配置在循环指令队列中以存储由主机提供的指令的第一指令队列段至第m指令队列段，其中存储在第一指令队列段至第m指令队列段中的指令响应于来自主机的操作请求而执行，并且由主机提供的每个新的指令被更新在循环指令队列中的完全执行的指令上。
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