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公开(公告)号：CN117393031A
公开(公告)日：2024-01-12
申请号：CN202310374316.6
申请日：2023-04-10
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 半导体存储器件包括存储单元阵列、数据输入/输出(I/O)缓冲器、I/0选通电路和控制逻辑电路。存储单元阵列包括沿第一方向和第二方向布置的多个子阵列块。数据I/0缓冲器通过I/O焊盘与存储控制器交换用户数据。I/O选通电路通过数据总线连接到数据I/O缓冲器，并且通过数据I/O线连接到存储单元阵列，以及基于映射控制信号，对子阵列块与I/O焊盘之间的映射关系进行编程，从而减少由存储控制器中的纠错码引擎检测到的不可纠正的错误。控制逻辑电路基于指示存储控制器的中央处理单元的类型的标识符信息产生映射控制信号。
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公开(公告)号：CN113126898A
公开(公告)日：2021-07-16
申请号：CN202011412501.2
申请日：2020-12-03
Applicant: 三星电子株式会社
Abstract: 一种存储器设备，包括：包括多个存储体的存储器存储体，每个存储体包括存储器单元阵列；计算逻辑，包括与存储体对应地布置的多个存储器内置处理器(PIM)电路，多个PIM电路中的每一个使用从从主机提供的数据和从存储体当中的对应存储体读取的信息中选择的至少一个来执行计算处理；以及控制逻辑，被配置为响应于每个从主机接收的命令和/或地址来控制对存储器存储体的存储器操作，或控制计算逻辑以执行计算处理，其中分别对存储体并行执行读取操作以用于计算处理，为存储体分别配置具有不同值的偏移，并且从存储体的相应存储器单元阵列中的不同位置读取信息并将其提供给PIM电路。
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公开(公告)号：CN110751966A
公开(公告)日：2020-02-04
申请号：CN201910548866.9
申请日：2019-06-24
Applicant: 三星电子株式会社
Abstract: 提供了对地址进行加扰的存储器装置。根据示例性实施例，所述存储器装置可包括：存储器单元阵列，包括连接到根据行地址的依次变化而按先后顺序布置的多条字线的多个存储器单元；行解码器，针对输入到行解码器的每个行地址，根据选择信号对行地址的第一位和行地址的第二位进行加扰，从而形成加扰行地址，对加扰行地址进行解码，并且基于加扰行地址从所述多条字线选择字线；以及反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程到所述反熔丝。所述多条字线的第一字线和第二字线可彼此相邻，并且与第一字线对应的行地址的第一值和与第二字线对应的行地址的第二值之间的差可以是与第一位对应的值。
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公开(公告)号：CN103488599B
公开(公告)日：2018-09-25
申请号：CN201310150179.4
申请日：2013-04-26
Applicant: 三星电子株式会社
Inventor： 申岘昇
IPC: G06F13/40
Abstract: 一种接口电路、接口系统以及对信号进行接口传输的方法。所述接口电路包括去串行化器和帧检测电路。所述去串行化器包括：串行输入端子，用于接收串行信号，所述串行信号包括帧开始代码；多个第一输出端子，用于输出基于接收的串行信号的多个并行信号，所述多个并行信号中的一个信号是包括帧开始代码的帧信号。所述帧检测电路被构造为检测在所述多个第一输出端子的一个输出端子处的帧信号。
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公开(公告)号：CN110176260B
公开(公告)日：2025-05-16
申请号：CN201910119977.8
申请日：2019-02-18
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：形成在半导体管芯中的存储器单元阵列，该存储器单元阵列包括用于存储数据的多个存储器单元；以及形成在半导体管芯中的计算电路。计算电路基于广播数据和内部数据执行计算，并省略关于无效数据的计算，并且在跳跃计算模式下基于索引数据来执行关于有效数据的计算，其中，广播数据是从半导体管芯的外部提供的，内部数据是从存储器单元阵列读取的，并且索引数据指示内部数据是有效数据还是无效数据。基于索引数据通过跳跃计算模式省略关于无效数据的计算和读取操作降低了功耗。
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Patent Agency Ranking
公开(公告)号：CN109560078B
公开(公告)日：2023-10-03
申请号：CN201810826611.X
申请日：2018-07-25
Applicant: 三星电子株式会社
IPC: G06F15/78 , G11C16/00 , H01L25/18 , H01L23/48 , H01L23/528
Abstract: 一种堆叠式存储器装置包括：逻辑半导体裸片；多个存储器半导体裸片，与所述逻辑半导体裸片堆叠在一起，其中所述存储器半导体裸片中的每一者包括存储器集成电路且所述存储器半导体裸片中的一者或多者是包括计算单元的计算半导体裸片；以及硅通孔，对所述逻辑半导体裸片与所述多个存储器半导体裸片进行电连接；其中所述计算单元中的每一者被配置成基于广播数据及内部数据实行计算并产生计算结果数据，其中所述广播数据通过所述硅通孔被共同地提供到所述多个计算半导体裸片，且所述内部数据是分别从所述多个计算半导体裸片的所述存储器集成电路读取。也提供一种存储器系统和操作方法。
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公开(公告)号：CN109560078A
公开(公告)日：2019-04-02
申请号：CN201810826611.X
申请日：2018-07-25
Applicant: 三星电子株式会社
IPC: H01L25/18 , H01L23/48 , H01L23/528
Abstract: 一种堆叠式存储器装置包括：逻辑半导体裸片；多个存储器半导体裸片，与所述逻辑半导体裸片堆叠在一起，其中所述存储器半导体裸片中的每一者包括存储器集成电路且所述存储器半导体裸片中的一者或多者是包括计算单元的计算半导体裸片；以及硅通孔，对所述逻辑半导体裸片与所述多个存储器半导体裸片进行电连接；其中所述计算单元中的每一者被配置成基于广播数据及内部数据实行计算并产生计算结果数据，其中所述广播数据通过所述硅通孔被共同地提供到所述多个计算半导体裸片，且所述内部数据是分别从所述多个计算半导体裸片的所述存储器集成电路读取。也提供一种存储器系统和操作方法。
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公开(公告)号：CN110751966B
公开(公告)日：2024-05-24
申请号：CN201910548866.9
申请日：2019-06-24
Applicant: 三星电子株式会社
Abstract: 提供了对地址进行加扰的存储器装置。根据示例性实施例，所述存储器装置可包括：存储器单元阵列，包括连接到根据行地址的依次变化而按先后顺序布置的多条字线的多个存储器单元；行解码器，针对输入到行解码器的每个行地址，根据选择信号对行地址的第一位和行地址的第二位进行加扰，从而形成加扰行地址，对加扰行地址进行解码，并且基于加扰行地址从所述多条字线选择字线；以及反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程到所述反熔丝。所述多条字线的第一字线和第二字线可彼此相邻，并且与第一字线对应的行地址的第一值和与第二字线对应的行地址的第二值之间的差可以是与第一位对应的值。
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公开(公告)号：CN110176260A
公开(公告)日：2019-08-27
申请号：CN201910119977.8
申请日：2019-02-18
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：形成在半导体管芯中的存储器单元阵列，该存储器单元阵列包括用于存储数据的多个存储器单元；以及形成在半导体管芯中的计算电路。计算电路基于广播数据和内部数据执行计算，并省略关于无效数据的计算，并且在跳跃计算模式下基于索引数据来执行关于有效数据的计算，其中，广播数据是从半导体管芯的外部提供的，内部数据是从存储器单元阵列读取的，并且索引数据指示内部数据是有效数据还是无效数据。基于索引数据通过跳跃计算模式省略关于无效数据的计算和读取操作降低了功耗。
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公开(公告)号：CN103488599A
公开(公告)日：2014-01-01
申请号：CN201310150179.4
申请日：2013-04-26
Applicant: 三星电子株式会社
Inventor： 申岘昇
IPC: G06F13/40
CPC classification number: H04L25/14 , H04N21/4341
Abstract: 一种接口电路、接口系统以及对信号进行接口传输的方法。所述接口电路包括去串行化器和帧检测电路。所述去串行化器包括：串行输入端子，用于接收串行信号，所述串行信号包括帧开始代码；多个第一输出端子，用于输出基于接收的串行信号的多个并行信号，所述多个并行信号中的一个信号是包括帧开始代码的帧信号。所述帧检测电路被构造为检测在所述多个第一输出端子的一个输出端子处的帧信号。
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