公开(公告)号：CN108987406B

公开(公告)日：2023-09-26

申请号：CN201810494130.3

申请日：2018-05-22

Applicant: 三星电子株式会社

Inventor： 尹灿植 ,  李昊仁 ,  李基硕 ,  朴济民

IPC: H10B12/00

Abstract: 本发明提供一种集成电路器件和制造该集成电路器件的方法，其中该集成电路器件包括具有沿平行于衬底的上表面的方向彼此分开的第一区域和第二区域的衬底。界面器件隔离层填充在第一区域与第二区域之间的界面区域中的界面沟槽，并且限定位于第一区域中的第一有源区的一部分和位于第二区域中的第二有源区的一部分。绝缘图案从第一区域延伸到界面器件隔离层的上部分。绝缘图案覆盖界面器件隔离层的至少一部分和第一有源区。绝缘图案在界面器件隔离层的上表面上限定底切区域。掩埋图案实质上填充底切区域。

公开(公告)号：CN115696920A

公开(公告)日：2023-02-03

申请号：CN202210902331.9

申请日：2022-07-28

Applicant: 三星电子株式会社

Inventor： 李昊仁 ,  李基硕

IPC: H10B12/00

Abstract: 一种半导体器件，包括：下电极；第一支撑结构，包括将下电极互连的第一支撑图案，其中，第一支撑图案侧表面和下电极的被第一支撑图案暴露的侧表面至少部分地限定第一开口区，该第一支撑图案彼此间隔开，该第一开口区在第一支撑图案之间沿水平方向延伸；介电层，覆盖第一支撑结构和下电极；以及上电极，在介电层上。第一支撑图案中的相邻的第一支撑图案之间的距离小于或等于下电极的间距。

公开(公告)号：CN108231691B

公开(公告)日：2022-11-08

申请号：CN201711392771.X

申请日：2017-12-21

Applicant: 三星电子株式会社

Inventor： 李昊仁 ,  金桐晤 ,  朴硕汉 ,  尹灿植 ,  郑基旭 ,  洪镇宇 ,  朴济民 ,  李基硕 ,  张燽娟

IPC: H01L21/8242

Abstract: 一种制造半导体器件的方法包括：在第一区域与第二区域之间的衬底上形成器件隔离膜；形成第一密封膜和第二密封膜，使得第二密封膜的蚀刻选择性小于第一密封膜的蚀刻选择性；图案化第一密封膜和第二密封膜以暴露器件隔离膜的一部分和第二区域，使得底切被限定在第二密封膜的下表面下方；形成填充底切的填充膜，填充膜的厚度在第二密封膜的侧表面上比在其上表面上更厚；去除填充膜的一部分以在底切中形成填充间隔物；在填充间隔物上形成高k电介质膜和金属膜，并且图案化高k电介质膜和金属膜。

公开(公告)号：CN114975448A

公开(公告)日：2022-08-30

申请号：CN202210612427.1

申请日：2018-02-07

Applicant: 三星电子株式会社

Inventor： 郑基旭 ,  金桐吾 ,  朴硕汉 ,  尹灿植 ,  李基硕 ,  李昊仁 ,  张燽娟 ,  朴济民 ,  洪镇宇

IPC: H01L27/108 ,  H01L21/8242 ,  H01L21/768 ,  H01L21/8238 ,  H01L23/535 ,  H01L27/092 ,  H01L27/11 ,  H01L29/10 ,  C01G23/053

Abstract: 本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。

公开(公告)号：CN107887364B

公开(公告)日：2021-11-23

申请号：CN201710858966.2

申请日：2017-09-21

Applicant: 三星电子株式会社

Inventor： 申树浩 ,  李周益 ,  李俊镐 ,  李基硕 ,  金光敏 ,  文一荣 ,  朴济民 ,  徐范锡 ,  尹灿植 ,  李昊仁

IPC: H01L23/544 ,  H01L21/768

Abstract: 提供一种具有对准键的半导体装置及其制造方法。对准键在基底上，该对准键包括：第一子对准键图案，具有顺序地堆叠在基底上的第一导电图案、第二导电图案和覆盖介电图案；对准键沟槽，穿过第一子对准键图案的至少一部分；以及下导电图案，在对准键沟槽中。对准键沟槽包括：上沟槽，设置在覆盖介电图案中且具有第一宽度；以及下沟槽，从上沟槽向下延伸且具有比第一宽度小的第二宽度。下导电图案包括分别设置在下沟槽的相对侧壁上的侧壁导电图案。

公开(公告)号：CN108400130A

公开(公告)日：2018-08-14

申请号：CN201810127428.0

申请日：2018-02-07

Applicant: 三星电子株式会社

Inventor： 郑基旭 ,  金桐吾 ,  朴硕汉 ,  尹灿植 ,  李基硕 ,  李昊仁 ,  张燽娟 ,  朴济民 ,  洪镇宇

IPC: H01L23/535

CPC classification number: H01L27/1104 ,  H01L21/823807 ,  H01L27/092 ,  H01L27/10852 ,  H01L27/10867 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/10894 ,  H01L29/1029 ,  H01L23/535

Abstract: 本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。