-
公开(公告)号：CN109754838A
公开(公告)日：2019-05-14
申请号：CN201811212371.0
申请日：2018-10-10
Applicant: 三星电子株式会社
CPC classification number: G11C16/26 , G11C16/0483 , G11C16/30 , G11C16/32
Abstract: 非易失性存储器设备包括输出数据信号的输出驱动器。输出驱动器包括上拉驱动器和下拉驱动器。上拉驱动器包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器。下拉驱动器包括多个N型晶体管。具有不同电压电平的一个或多个电源电压被选择性地施加到上拉驱动器。第一电源电压被施加到第一上拉驱动器，并且第二电源电压被施加到第二上拉驱动器。
-
公开(公告)号：CN108986860A
公开(公告)日：2018-12-11
申请号：CN201810558596.5
申请日：2018-06-01
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。
-
公开(公告)号：CN107274922A
公开(公告)日：2017-10-20
申请号：CN201710203098.4
申请日：2017-03-30
Applicant: 三星电子株式会社
IPC: G11C7/10
CPC classification number: H03H7/38 , G11C5/025 , G11C5/04 , G11C7/1057 , G11C7/1084 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/26 , G11C29/022 , G11C29/025 , G11C29/028 , G11C29/50008 , G11C2207/105 , H03K19/0005 , H03K19/017545 , G11C7/10
Abstract: 一种非易失性存储器设备包括第一存储器结构。第一存储器结构包括可经由第一信道连接到外部存储器控制器的第一至第N存储器裸片。M是等于或大于2的自然数。第一至第N存储器裸片的至少一者被配置为用作在数据写入操作被对于第一至第N存储器裸片之一执行的同时执行裸片上端接(ODT)操作的第一代表性裸片。
-
公开(公告)号：CN119495332A
公开(公告)日：2025-02-21
申请号：CN202411128820.9
申请日：2024-08-16
Applicant: 三星电子株式会社
Abstract: 本公开涉及存储设备和存储系统。一种存储设备包括至少一个存储体，该至少一个存储体包括设置在字线方向上的第一子存储体和第二子存储体。第一子存储体可以存储普通数据，并且可以连接到多条第一字线，第二子存储体可以存储与普通数据相对应的元数据，并且可以连接到多条第二字线，并且针对与每条第一字线相对应的普通数据的元数据可以存储在分别与第一字线相对应的每条第二字线中。
-
公开(公告)号：CN117971738A
公开(公告)日：2024-05-03
申请号：CN202410076684.7
申请日：2018-08-16
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。
-
Patent Agency Ranking
公开(公告)号：CN115762589A
公开(公告)日：2023-03-07
申请号：CN202211404420.7
申请日：2018-05-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
-
公开(公告)号：CN115762588A
公开(公告)日：2023-03-07
申请号：CN202211404105.4
申请日：2018-05-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
-
公开(公告)号：CN115347892A
公开(公告)日：2022-11-15
申请号：CN202210306118.1
申请日：2022-03-25
Applicant: 三星电子株式会社
IPC: H03K19/003 , H03K19/0185
Abstract: 公开了用于补偿电源电压变化的接口电路及其操作方法。所述接口电路包括：缓冲电路，被配置为接收输入信号并生成具有延迟时间的输出信号，延迟时间基于偏置电流的电流电平和电源电压的电压电平被确定；以及偏置生成电路，被配置为改变偏置控制电压的电压电平，从而通过补偿电源电压的电压电平的变化而使延迟时间恒定，偏置生成电路还被配置为将偏置控制电压提供给缓冲电路。
-
公开(公告)号：CN110675897A
公开(公告)日：2020-01-10
申请号：CN201910102897.1
申请日：2019-01-31
Applicant: 三星电子株式会社
IPC: G11C5/06 , H01L25/065
Abstract: 可以提供一种半导体封装，包括：第一主从状态电路，被配置为独立于第二主从状态电路存储第一信号或第二信号中的一个，响应于从第一初始化电路接收到第一初始信号而存储第一信号；第二主从状态电路，被配置为存储第一信号或第二信号中的一个，响应于从第二初始化电路接收到第二初始信号而存储第一信号；第一初始化电路，被配置为向第一主从状态电路提供第一初始信号；第二初始化电路，被配置为向第二主从状态电路提供第二初始信号；以及第一主从确定电路，连接到第二主从状态电路，第一主从确定电路被配置为向第二主从状态电路提供第二信号。
-
公开(公告)号：CN109390024A
公开(公告)日：2019-02-26
申请号：CN201810641833.4
申请日：2018-06-21
Applicant: 三星电子株式会社
CPC classification number: G06F3/0632 , G06F3/0604 , G06F3/0659 , G06F3/0673 , G06F13/1689 , G11C29/028 , G11C29/50012
Abstract: 一种存储器装置，包含配置为检查信号传输路径的状态的路径状态检查电路，每个信号传输路径包含存储器装置的数据传输路径和时钟传输路径。路径状态检查电路包含采样电路和管理电路，该采样电路配置为通过使用已经通过数据传输路径的模式数据和已经通过时钟传输路径的时钟信号来进行采样操作并产生采样数据，该管理电路配置为产生采样数据与模式数据的比较，并且基于比较的结果来管理指示是否要进行存储器装置的重新训练操作的检查结果信息。
-
-
-
-
-
-
-
-
-
Search Results
39
records
(took 0.031 seconds)
