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公开(公告)号：CN117219139A
公开(公告)日：2023-12-12
申请号：CN202311170478.4
申请日：2023-09-12
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
IPC: G11C11/4078 , G11C11/4063
Abstract: 本发明公开一种基于自激活阻变器件的物理不可克隆函数的实现方法，属于半导体(semiconductor)和CMOS混合集成电路技术领域。本发明利用自激活忆阻器件同时具有优异的存储特性和选择特性，只有在达到阈值电压时，才对器件进行写入、擦除和读取的操作。本发明无需集成晶体管即可抑制串扰和泄漏电流问题，可靠性高，集成潜力大，因此可有效提升物理不可克隆函数的安全性和可靠性。
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公开(公告)号：CN116997188A
公开(公告)日：2023-11-03
申请号：CN202310736845.6
申请日：2023-06-20
Applicant: 北京大学
IPC: H10B63/00
Abstract: 本发明提供一种存储阵列，包括呈矩阵阵列分布的存储单元，存储单元包括两个存储器以及交替连接的一个P沟道场效应晶体管和两个N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接；两个存储器分别与P沟道场效应晶体管的源极，以及N沟道场效应晶体管的源极连接。利用上述发明能够提高存储阵列的密度，降低对场效应晶体管的驱动能力的要求。
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公开(公告)号：CN116597877A
公开(公告)日：2023-08-15
申请号：CN202310603124.8
申请日：2023-05-26
Applicant: 北京大学
IPC: G11C7/10
Abstract: 本发明提供一种基于金属氧化物薄膜晶体管2T0C阵列的多值存内计算电路及方法，属于半导体(Semiconductor)和CMOS超大规模集成电路(ULSI)中的存储器与存内计算(Process‑In‑Memory)技术领域；本发明电路包括一个n行m列的2T0C阵列、输入驱动电路、写字线驱动电路、读写及计算电路和查找表，实现了2T0C阵列存内计算电路的多值存储值的写入、读取和刷新，及2T0C阵列的多值存内计算，提高了存内计算能效比与并行度。
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公开(公告)号：CN116451758A
公开(公告)日：2023-07-18
申请号：CN202310350594.8
申请日：2023-04-04
Applicant: 北京大学
Abstract: 本发明提供一种加权求和存内计算电路及存储器，其中的电路包括：呈对称分布的第一阵列(阵列A)和第二阵列(阵列B)，以及外围电路；其中，当使用第一阵列进行存内计算时，首先把第一阵列和第二阵列通过外围电路断开连接，向第一阵列输入预充电压及脉冲信号，并通过第一阵列执行按位矩阵向量乘法运算；随后第一阵列和第二阵列通过外围电路实现连接，第一阵列和第二阵列组成开关电容电路，以通过第二阵列获取与脉冲信号对应的模拟求和及模拟加权求和运算，并输出运算结果。当使用第二阵列进行存内计算时，过程与上述过程相似。利用上述发明能够保持位线上的电压稳定，减少ADC的开启次数，提高系统的能效与面积效率。
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公开(公告)号：CN116382636A
公开(公告)日：2023-07-04
申请号：CN202310251787.8
申请日：2023-03-08
Applicant: 北京大学
IPC: G06F7/70
Abstract: 本发明提供一种产生相关性随机比特流的方法及系统，属于存储与计算技术领域，通过对阻变‑选择特性为一体的器件施加一连串固定幅值和脉宽的脉冲序列，使器件在每个脉冲下随机开启，对应产生0/1随机比特流序列；在固定脉冲条件下的脉冲序列中，插入reset‑set脉冲对，通过reset脉冲将器件置为非易失阻变模式，将后续在原脉冲条件下产生的随机比特流信号置为“0”，然后通过set脉冲将器件重新置回易失性阈值开关模式，控制reset‑set脉冲对的数目，以实现概率在0‑Pbase之间的随机比特流调节，控制输入比特流之间插入的0的位置相同，从而增强输入比特流之间的相关性。
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Patent Agency Ranking
公开(公告)号：CN115831170A
公开(公告)日：2023-03-21
申请号：CN202211396106.9
申请日：2022-11-09
Applicant: 北京大学
Abstract: 本发明提出一种高灵活性存储计算阵列，属于半导体非挥发性存储器与存内计算技术领域。本发明1T1R阵列的字线方向与输入方向垂直,字线驱动用于控制1T1R阵列的字线输入电源电压或地电压，以打开或关闭一列字线，输入单元设有输入寄存器、电压多路选择器和行多路选择器，电压多路选择器根据输入寄存器的值在线性稳压器产生的多个电压中选择一个作为输入，行多路选择器与1T1R阵列的源线连接，1T1R阵列的位线通过输出单元内的列多路选择器连接到钳位电路与模数转换器。利用本发明提供的高灵活性存储计算阵列，可以节省不必要的功耗，且无需数模转换器就能实现多值输入，提高了计算速度，减少了阵列开启次数与因此带来的功耗。
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公开(公告)号：CN115527583A
公开(公告)日：2022-12-27
申请号：CN202211301755.6
申请日：2022-10-24
Abstract: 本发明提供一种调控非易失存储器多值存储的方法，属于半导体和CMOS混合集成电路技术领域。本发明控制晶体管的源漏端电压差，不断搜索晶体管的栅极电压的最高幅值，采用线性快速下降方式调控晶体管的栅极电压，其下降终点与速度设置分别为0～1/2Vg与1ps～10ns，通过set操作或Reset操作完成阻变存储器的阻态变化，实现非易失存储器多值存储。本发明由于采用非恒压式调控栅极电压快速下降，利用晶体管能极快速关断的特性，对电流进行及时控制，可以控制阻变存储器的阻值区间；且低阻区间有利于降低操作电压，进而减缓器件特性的退化。
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公开(公告)号：CN114791796A
公开(公告)日：2022-07-26
申请号：CN202210526306.5
申请日：2022-05-16
Applicant: 北京大学
Abstract: 本发明公布了一种基于分离栅闪存晶体管的多输入计算单元及其计算方法，属于集成电路技术领域。本发明基于单个分离栅闪存晶体管实现存储变量与三个输入变量的多元素乘法，再基于互补器件阵列实现网络核心算法的映射。相比于利用神经元激活电路实现非线性变换的传统神经网络硬件，本发明利用器件的本征非线性实现非线性变换，有效降低了设计复杂性，优化了系统外围电路的面积和功耗。此外，本发明利用成熟存储器结构实现了复杂的矩阵‑向量运算，对高性能人工智能计算系统的设计具有重要意义。
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公开(公告)号：CN110619108B
公开(公告)日：2021-04-30
申请号：CN201910753677.5
申请日：2019-08-15
Applicant: 北京大学
Abstract: 本发明提供一种基于铁电存储器的神经网络电路及其控制方法，属于半导体(semiconductor)、和CMOS混合集成电路技术领域。本发明通过创新的电路设计，使得向量与矩阵的乘法运算有了新型的解决方式。这种解决方式利用电容电荷积累与电荷重分配的特性，可以高速度、低功耗地完成向量与矩阵的乘法，且具有电路结构简单，与现有CMOS工艺兼容的特性，对未来新型神经网络加速芯片的研究有着重要意义。
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公开(公告)号：CN112070220A
公开(公告)日：2020-12-11
申请号：CN202010783712.0
申请日：2020-08-06
Applicant: 北京大学
Abstract: 本发明涉及一种基于非线性器件的原位自激活神经网络电路及神经网络运算方法。该原位自激活神经网络电路包含多层，其中至少一层包含输入模块、IMT‑RRAM阵列和输出模块：所述输入模块，用于将神经网络的该层向量信号的模拟量传递给IMT‑RRAM阵列进行运算；所述IMT‑RRAM阵列，包含多个存储单元，每个存储单元包含一个IMT‑RRAM器件即绝缘体‑金属转变式自选择阻变存储器；所述输出模块，用于将IMT‑RRAM阵列的计算结果的模拟信号传递到下一层。本发明实现了先激活再乘加的神经网络架构，在保持原有神经网络架构运算精度的同时，节省了大量的面积和外围电路带来的功耗。
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