-
公开(公告)号：CN106067063A
公开(公告)日：2016-11-02
申请号：CN201610390709.6
申请日：2016-06-03
Applicant: 福州大学
IPC: G06N3/06
CPC classification number: G06N3/0635
Abstract: 本发明提供一种RBF神经元电路及其工作方法，该电路包括第一Gilbert乘法器、第二Gilbert乘法器、开平方根电路、电阻及类高斯函数产生电路；第一Gilbert乘法器、第二Gilbert乘法器的电流输出端分别连接开平方根电路的输入端；开平方根电路的输出端分别连接电阻的一端及类高斯函数产生电路的电流输入端；电阻的另一端接地。通过给定适当的外界偏置电压，可产生一个中心可变、形状可变的二维类高斯函数。本发明可集成为专用的神经网络芯片，具有体积小、便携带、可嵌入等优点，可以实现高度的并行计算，克服了软件实现RBF神经元电路模块的体积大、不易携带、不易嵌入、运算速度慢的缺陷。
-
公开(公告)号：CN103259527B
公开(公告)日：2016-02-24
申请号：CN201310188747.X
申请日：2013-05-21
Applicant: 福州大学
IPC: H03K19/0948
Abstract: 本发明涉及一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压Vdd，栅极作为所述锁存器的输入端，漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压Vg，源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压Vctrl，源极接地。本发明的锁存器与传统的CMOS锁存器相比，具有功耗低、电路结构简单、集成度高等优点；而与单电子锁存器相比，本发明的锁存器工作电压较高，输出电压摆幅大，并且减小了电路的传输延迟。
-
公开(公告)号：CN104795089A
公开(公告)日：2015-07-22
申请号：CN201510190009.8
申请日：2015-04-21
Applicant: 福州大学
IPC: G11C7/06
Abstract: 本发明涉及一种低功耗两级放大器STT-RAM读取电路的控制方法。提供一低功耗STT-RAM读取电路，包括控制电路、并行磁隧道结、开环放大器、控制逻辑电路、第一反相器、第一D触发器、第二D触发器、时钟输出模块；通过控制电路控制低功耗STT-RAM读取电路进入工作及待机状态，从而实现对并行磁隧道结存储的数据读取。本发明采用树型的读取方案，不但具有较快的读取速度，且通过引入了控制电路，只在进入工作状态时产生功耗，从而又节省了读取电路的功耗。
-
公开(公告)号：CN102545839B
公开(公告)日：2014-10-15
申请号：CN201210001145.4
申请日：2012-01-05
Applicant: 福州大学
Abstract: 本发明涉及集成电路技术领域，特别是一种基于SET/MOS混合结构的D触发器，其由1个电容，2个PMOS管,2个NMOS管和1个SET构成。利用HSPICE对该电路进行了仿真验证。仿真结果表明该电路能够有效地实现D触发器的逻辑功能,整个电路的平均功耗仅为8.67nW。与基于传统的CMOS设计的D触发器相比,管子数目大大减少,功耗显著降低,电路结构得到了进一步的简化,有利于节省芯片的面积,提高电路的集成度。该结构有望广泛应用于环形振荡器、分频器、有限状态机等时序逻辑电路中。
-
公开(公告)号：CN103281072A
公开(公告)日：2013-09-04
申请号：CN201310233035.5
申请日：2013-06-13
Applicant: 福州大学
IPC: H03K19/20
Abstract: 本发明涉及一种单电子晶体管与MOS管构成的双阈值逻辑单元，包括一PMOS管、一NMOS管和一单电子晶体管，所述PMOS管的源极连接电源Vdd，栅极连接一基准电压Vpg，漏极作为所述双阈值逻辑单元的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压Vng，源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，背栅连接一背栅电压Vctrl，所述单电子晶体管包括四个输入端V1、V2、V3和V4，设置相应的V1，V2，V3，V4和Vctrl，即可实现任意的二变量逻辑函数。本发明可以实现双阈值的逻辑功能，具有可重构的特性，可以实现任意的二变量逻辑函数。
-
Patent Agency Ranking
公开(公告)号：CN103259527A
公开(公告)日：2013-08-21
申请号：CN201310188747.X
申请日：2013-05-21
Applicant: 福州大学
IPC: H03K19/0948
Abstract: 本发明涉及一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压Vdd，栅极作为所述锁存器的输入端，漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压Vg，源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压Vctrl，源极接地。本发明的锁存器与传统的CMOS锁存器相比，具有功耗低、电路结构简单、集成度高等优点；而与单电子锁存器相比，本发明的锁存器工作电压较高，输出电压摆幅大，并且减小了电路的传输延迟。
-
公开(公告)号：CN102594298A
公开(公告)日：2012-07-18
申请号：CN201210048026.4
申请日：2012-02-29
Applicant: 福州大学
Abstract: 本发明涉及集成电路技术领域，特别是一种基于负微分电阻特性的混合SETCMOS D触发器，该结构的重点是利用SET与CMOS组成的混合电路产生两种变化方向相反的NDR特性，并利用该特性构成两个用于存储电压值的稳态点，实现锁存器的功能,并通过级联两个锁存器实现D触发器功能。与传统的D触发器相比，本发明采用的基于负微分电阻特性的混合SET/CMOS D边沿触发器极大的降低了电路的功耗，并提高了电路的集成度。
-
公开(公告)号：CN102571100A
公开(公告)日：2012-07-11
申请号：CN201210001149.2
申请日：2012-01-05
Applicant: 福州大学
IPC: H03M7/04
Abstract: 本发明涉及集成电路技术领域，特别是一种基于SET/MOS混合结构的8-3编码器，包括第一至八信号源以及第一、二、三四输入的SET/MOS混合电路；仅用了3个PMOS管，3个NMOS管和3个SET，HSPICE的仿真结果表明该编码器具有较低的功耗，整个电路的功耗仅为29.4nW，输入输出电压间具有较好的兼容性，输出电压具有较大的摆幅（0.67V）。与由CMOS器件设计的8-3编码器相比，电路功耗明显下降，管子数目大大减少，电路结构得到了进一步的简化，有利于降低电路功耗，节省芯片面积，提高电路的集成度，有望应用于将来的低功耗、高性能的超大规模集成电路中。
-
公开(公告)号：CN102568564A
公开(公告)日：2012-07-11
申请号：CN201210048006.7
申请日：2012-02-29
Applicant: 福州大学
IPC: G11C11/417
Abstract: 本发明涉及一种基于负微分电阻特性的混合SET/CMOS静态存储单元，其特征在于：包括一NMOS管、具有NDR特性的混合SET/CMOS电路NDR电路以及以SET/CMOS为基础的负微分电阻电路SET-MOS电路；该NDR电路和该SET-MOS电路串联，所述的NMOS管的漏极连接至该NDR电路和该SET-MOS电路之间。该结构的重点是利用SET与CMOS组成的混合电路产生两种变化方向相反的NDR特性，并利用该特性构成两个用于存储电压值的稳态点，实现存储的功能。本发明采用的基于负微分电阻特性的混合SET/CMOS静态存储单元极大的降低了电路的功耗，并提高了电路的集成度。
-
公开(公告)号：CN102545879A
公开(公告)日：2012-07-04
申请号：CN201210048040.4
申请日：2012-02-29
Applicant: 福州大学
IPC: H03K19/0185
Abstract: 本发明涉及一种基于负微分电阻特性的SET/CMOS反相器，其特征在于：包括一单电子晶体管SET、一PMOS管以及一NMOS管，所述的PMOS管的源极与单电子晶体管SET的源极相连，单电子晶体管SET的栅极与PMOS管的漏极相连，所述NMOS管的漏极与所述PMOS管的漏极连接，本发明在具有较低功耗的同时，能够实现输出电压全摆幅以及较低的传输延迟，可以在数字电路设计中得到更好的应用。
-
-
-
-
-
-
-
-
-
Search Results
261
records
(took 0.02 seconds)
