一种8T2R非易失SRAM单元电路
    121.
    发明公开

    公开(公告)号:CN113921058A

    公开(公告)日:2022-01-11

    申请号:CN202111064230.0

    申请日:2021-09-10

    Abstract: 本发明公开了一种8T2R非易失SRAM单元电路,包括两个阻变随机存取存储器RRAM构成的非易失数据存储电路,上方的阻变随机存取存储器UR和下方的阻变随机存取存储器BR;一个N型MOSFET和一个P型MOSFET构成的传输门电路,N型MOSFET记为NT,P型MOSFET记为PT;两个P型MOSFET与两个N型MOSFET构成两个反相器,并且这两个反相器的首尾相连,两个P型MOSFET分别记为左上拉晶体管LUT和右上拉晶体管RUT,两个N型MOSFET分别记为左下拉晶体管LDT和右下拉晶体管RDT,左侧访问晶体管LAT和右侧访问晶体管RAT构成6T‑SRAM的存储单元。该电路在SRAM的读、写和保持能力的基础上,增加了非易失单元RRAM,令SRAM具备掉电数据不丢失和上电数据恢复能力。

    一种由RRAM构成的可阻态区分且可重构的运算电路

    公开(公告)号:CN113437964A

    公开(公告)日:2021-09-24

    申请号:CN202110648160.7

    申请日:2021-06-10

    Applicant: 安徽大学

    Abstract: 本发明公开了一种由RRAM构成的可阻态区分且可重构的运算电路,包括3个NMOS晶体管;2个PMOS晶体管;以及两个电阻式随机存储器RRAM。2个NMOS晶体管和2个PMOS晶体管构成两个传输门结构,1个NMOS晶体管控制外围信号线是否作用到RRAM;RRAM0和RRAM1的顶部电极均连接到NMOS晶体管M2,RRAM0的底部电极连接到PMOS晶体管M0和NMOS晶体管M1,RRAM1的底部电极连接到NMOS晶体管M3和PMOS晶体管M4;根据所要实现的功能将需要计算的输入逻辑值以阻态的形式写入到所述运算电路的两个RRAM中,再通过外围电路得到输出逻辑值。利用该运算电路能够在区分RRAM阻态的情况下,正确完成各种运算功能。

    一种具有低功耗和高写裕度的10T TFET SRAM单元电路

    公开(公告)号:CN112509622A

    公开(公告)日:2021-03-16

    申请号:CN202011481134.1

    申请日:2020-12-15

    Applicant: 安徽大学

    Abstract: 本发明公开了一种具有低功耗和高写裕度的10T TFET SRAM单元电路,电源VDD和PTFET晶体管P1的源极电连接;PTFET晶体管P1的漏极与PTFET晶体管P3的漏极、NTFET晶体管N3的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极电连接;PTFET晶体管P2的漏极与PTFET晶体管P4的漏极、NTFET晶体管N4的漏极、PTFET晶体管P1的栅极、NTFET晶体管N1的栅极电连接。上述电路基于TFET器件利用读写分离结构,不仅提高了SRAM单元的写噪声容限,而且消除了TFET作为SRAM传输管出现的正向P‑I‑N电流,降低了单元的静态功耗。

    一种MOSFET-TFET混合型的8T SRAM单元电路

    公开(公告)号:CN112309459A

    公开(公告)日:2021-02-02

    申请号:CN202011309113.1

    申请日:2020-11-20

    Applicant: 安徽大学

    Abstract: 本发明公开了一种MOSFET‑TFET混合型的8T SRAM单元电路,电源VDD和PTFET晶体管P1的源极连接,电源VDD也与PTFET晶体管P2的源极连接;PTFET晶体管P1的漏极与NMOSFET晶体管N5的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极、NTFET晶体管N1的漏极连接;PTFET晶体管P2的漏极与PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N2的漏极、NMOSFET晶体管N6的源极、NTFET晶体管N4的源极连接。该电路采用TFET器件与MOSFET器件混合的方式,消除了TFET作为SRAM传输管出现的正偏P‑I‑N电流。

    一种读写分离的14T抗辐照SRAM存储单元电路结构

    公开(公告)号:CN112259143A

    公开(公告)日:2021-01-22

    申请号:CN202011200576.4

    申请日:2020-10-30

    Applicant: 安徽大学

    Abstract: 本发明公开了一种读写分离的14T抗辐照SRAM存储单元电路结构,包括十个NMOS晶体管和四个PMOS晶体管,依次记为N1~N10,和P1~P4,PMOS晶体管P1和P2作为上拉管,外围存储节点由S1和S0控制,PMOS晶体管P3和P4交叉耦合;NMOS晶体管N3与N4作为下拉管,外围节点由NMOS晶体管N5和N6交叉耦合;NMOS晶体管N1与N2作为上拉管,外围存储节点S0和S1通过控制NMOS晶体管N3与N4对内部节点Q与QB进行加固,外围节点全部由NMOS晶体管包围,这种结构称为极性加固结构。该电路结构能有效优化单元稳定性,改善单元的读写能力,并提高存储单元的抗单粒子和多粒子翻转的能力。

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