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公开(公告)号：CN113921058A
公开(公告)日：2022-01-11
申请号：CN202111064230.0
申请日：2021-09-10
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/417 , G11C13/00
Abstract: 本发明公开了一种8T2R非易失SRAM单元电路，包括两个阻变随机存取存储器RRAM构成的非易失数据存储电路，上方的阻变随机存取存储器UR和下方的阻变随机存取存储器BR；一个N型MOSFET和一个P型MOSFET构成的传输门电路，N型MOSFET记为NT，P型MOSFET记为PT；两个P型MOSFET与两个N型MOSFET构成两个反相器，并且这两个反相器的首尾相连，两个P型MOSFET分别记为左上拉晶体管LUT和右上拉晶体管RUT，两个N型MOSFET分别记为左下拉晶体管LDT和右下拉晶体管RDT，左侧访问晶体管LAT和右侧访问晶体管RAT构成6T‑SRAM的存储单元。该电路在SRAM的读、写和保持能力的基础上，增加了非易失单元RRAM，令SRAM具备掉电数据不丢失和上电数据恢复能力。
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公开(公告)号：CN113764009A
公开(公告)日：2021-12-07
申请号：CN202111010201.6
申请日：2021-08-31
Applicant: 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
Abstract: 本发明公开了一种14T抗辐照SRAM存储单元电路，PMOS晶体管P1和P2交叉耦合，且PMOS晶体管P1、P2作为上拉管，NMOS晶体管N3、N4和PMOS晶体管P5、P6作为下拉管；NMOS晶体管N1和PMOS晶体管P3构成一个反相器，NMOS晶体管N2和PMOS晶体管P4构成另一个反相器，且两个反相器交叉耦合；两个主存储节点Q与QN通过两个NMOS晶体管N5和N6分别与位线BL和BLB相连；两个冗余存储节点S0与S1通过两个PMOS晶体管P7与P8分别与位线BL和BLB相连。上述电路能够在牺牲较小单元面积的情况下大幅度提高单元的速度，并降低单元功耗和提高单元抗单粒子翻转的能力。
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公开(公告)号：CN113437964A
公开(公告)日：2021-09-24
申请号：CN202110648160.7
申请日：2021-06-10
Applicant: 安徽大学
Abstract: 本发明公开了一种由RRAM构成的可阻态区分且可重构的运算电路，包括3个NMOS晶体管；2个PMOS晶体管；以及两个电阻式随机存储器RRAM。2个NMOS晶体管和2个PMOS晶体管构成两个传输门结构，1个NMOS晶体管控制外围信号线是否作用到RRAM；RRAM0和RRAM1的顶部电极均连接到NMOS晶体管M2，RRAM0的底部电极连接到PMOS晶体管M0和NMOS晶体管M1，RRAM1的底部电极连接到NMOS晶体管M3和PMOS晶体管M4；根据所要实现的功能将需要计算的输入逻辑值以阻态的形式写入到所述运算电路的两个RRAM中，再通过外围电路得到输出逻辑值。利用该运算电路能够在区分RRAM阻态的情况下，正确完成各种运算功能。
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公开(公告)号：CN110379448B
公开(公告)日：2021-07-27
申请号：CN201910599322.5
申请日：2019-07-04
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明公开了一种具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路，单元的整体结构采用了读写分离的方式，单元电路的主体采用TFET器件，传输管部分采用了TFET器件与MOSFET器件组合方式，既克服了堆叠TFET传输能力弱的缺点，又避免了TFET器件作SRAM单元传输管时出现的P‑I‑N正偏电流问题。提高了单元的写能力，降低了单元的静态功耗。
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公开(公告)号：CN112509622A
公开(公告)日：2021-03-16
申请号：CN202011481134.1
申请日：2020-12-15
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/419
Abstract: 本发明公开了一种具有低功耗和高写裕度的10T TFET SRAM单元电路，电源VDD和PTFET晶体管P1的源极电连接；PTFET晶体管P1的漏极与PTFET晶体管P3的漏极、NTFET晶体管N3的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极电连接；PTFET晶体管P2的漏极与PTFET晶体管P4的漏极、NTFET晶体管N4的漏极、PTFET晶体管P1的栅极、NTFET晶体管N1的栅极电连接。上述电路基于TFET器件利用读写分离结构，不仅提高了SRAM单元的写噪声容限，而且消除了TFET作为SRAM传输管出现的正向P‑I‑N电流，降低了单元的静态功耗。
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公开(公告)号：CN112509620A
公开(公告)日：2021-03-16
申请号：CN202011375160.6
申请日：2020-11-30
Applicant: 安徽大学
IPC: G11C11/411 , G11C11/414
Abstract: 本发明公开了一种基于平衡预充与组译码的数据读取电路，通过控制信号，利用预充电路中的平衡晶体管将读取操作后的位线电压再次平衡，将再次平衡的电压作为下次读取时的初始电压。逐渐降低的位线电压提高了单元的稳定性，降低了读错误发生率。并且结合组译码这种译码方式，实现了阵列中数据的连续读取。
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公开(公告)号：CN112309459A
公开(公告)日：2021-02-02
申请号：CN202011309113.1
申请日：2020-11-20
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/419
Abstract: 本发明公开了一种MOSFET‑TFET混合型的8T SRAM单元电路，电源VDD和PTFET晶体管P1的源极连接，电源VDD也与PTFET晶体管P2的源极连接；PTFET晶体管P1的漏极与NMOSFET晶体管N5的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极、NTFET晶体管N1的漏极连接；PTFET晶体管P2的漏极与PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N2的漏极、NMOSFET晶体管N6的源极、NTFET晶体管N4的源极连接。该电路采用TFET器件与MOSFET器件混合的方式，消除了TFET作为SRAM传输管出现的正偏P‑I‑N电流。
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公开(公告)号：CN112259143A
公开(公告)日：2021-01-22
申请号：CN202011200576.4
申请日：2020-10-30
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明公开了一种读写分离的14T抗辐照SRAM存储单元电路结构，包括十个NMOS晶体管和四个PMOS晶体管，依次记为N1～N10，和P1～P4，PMOS晶体管P1和P2作为上拉管，外围存储节点由S1和S0控制，PMOS晶体管P3和P4交叉耦合；NMOS晶体管N3与N4作为下拉管，外围节点由NMOS晶体管N5和N6交叉耦合；NMOS晶体管N1与N2作为上拉管，外围存储节点S0和S1通过控制NMOS晶体管N3与N4对内部节点Q与QB进行加固，外围节点全部由NMOS晶体管包围，这种结构称为极性加固结构。该电路结构能有效优化单元稳定性，改善单元的读写能力，并提高存储单元的抗单粒子和多粒子翻转的能力。
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公开(公告)号：CN111899776A
公开(公告)日：2020-11-06
申请号：CN202010769025.3
申请日：2020-08-03
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种降低静态随机存储器中灵敏放大器失调电压的电路结构，该电路结构可以估量灵敏放大器自身失调电压产生的延迟，并把它转换为校准信号的长度。校准信号给灵敏放大器的输入放电，降低输入电压，从而可以有效降低灵敏放大器的失调电压，进而有效的降低了数据读取的故障率。
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公开(公告)号：CN111883191A
公开(公告)日：2020-11-03
申请号：CN202010677211.4
申请日：2020-07-14
Applicant: 安徽大学
Abstract: 本发明公开了一种基于10T SRAM单元的存内逻辑运算及BCAM电路，10T SRAM单元配置两个解耦合读端口以及横纵双向字线，利用提出的10T SRAM解耦合独立端口进行存内计算和数据读取，保证了存储数据的独立性，提高了单元抗干扰能力。并且结构表现出很好的对称性特点，使存内逻辑运算和BCAM搜索可以实现横纵双向操作的优势。
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