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公开(公告)号：CN119767682A
公开(公告)日：2025-04-04
申请号：CN202411865490.1
申请日：2024-12-17
Applicant: 北京大学
Abstract: 本公开涉及一种半导体结构及其制作方法，通过存储单元围合成背离衬底设置的第二孔，增大了第二导电结构与第二电极层的接触面积，可以增大第二导电结构驱动存储单元的驱动电流；如此，第一功能层为选通层，第二功能层为阻变层时，增大第二导电结构与第二电极层的接触面积有利于提高存储单元的读写能力、提高读写速率；第一功能层为阻变层，第二功能层为选通层时，增大第二导电结构与第二电极层的接触面积有利于提高存储单元的选通能力，提高选通速率。
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公开(公告)号：CN119730252A
公开(公告)日：2025-03-28
申请号：CN202411772429.2
申请日：2024-12-04
Applicant: 北京大学
Abstract: 本发明公开了一种与CMOS集成的自选择存储器的制备方法，属于半导体(Semiconductor)和CMOS混合集成电路技术领域。本发明通过采用在CMOS后道中形成选通单元(Selector)和新型存储单元的电学连接，构成自选择存储器结构，与传统1T1R结构相比，本发明在满足驱动能力相同的情况下，显著提升了阵列密度，降低了工艺成本。
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公开(公告)号：CN118136061B
公开(公告)日：2025-03-18
申请号：CN202410265948.3
申请日：2024-03-08
Applicant: 北京大学
Abstract: 本发明一种高密度存储阵列，属于存储器和CMOS混合集成电路技术领域。该阵列由K个高密度存储单元平行排列构成，每个存储单元包括选N个通晶体管、N*M个二端存储器件、一条源线、一条字线和N*M条位线，N个选通晶体管通过将前一个选通晶体管的漏端连接后一个选通晶体管的源端形成漏源串联结构、栅端均连接到字线，漏源串联结构中的首个选通晶体管的源端与源线相连，M个并联的二端存储器件为一组，共N组对应N个选通晶体管，每组中，M个二端存储器件的一端相互连接、且连接到对应选通晶体管的漏端，另一端分别连至M条位线；所述阵列存储单元间共用N*M条位线。本发明缩小了存储单元的面积，提高了存储阵列集成密度，应用前景广阔。
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公开(公告)号：CN119584550A
公开(公告)日：2025-03-07
申请号：CN202510130707.2
申请日：2025-02-06
Applicant: 北京大学
IPC: H10B63/00
Abstract: 本公开涉及一种存储器件及其制作方法、电子设备，存储器件包括：存储单元，设于衬底上，存储单元沿垂直于衬底的方向间隔排列，存储单元包括选通晶体管和阻变器件；选通晶体管包括沿平行于衬底的第一方向延伸的水平半导体层，阻变器件包括水平半导体层以及沿第一方向远离水平半导体层依次设置的阻变层和电极层；源线，沿平行于衬底的第二方向延伸，沿垂直于衬底的第三方向间隔排列，沿第一方向，源线设于水平半导体层远离阻变层一侧；字线，沿第三方向设置与沿第三方向排列的选通晶体管的水平半导体层相交；位线，沿第三方向设置与沿第三方向排列的阻变器件的电极层连接。利用垂直于衬底的第三方向集成存储单元，提高了存储器件的集成密度。
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公开(公告)号：CN119486585A
公开(公告)日：2025-02-18
申请号：CN202411887698.3
申请日：2024-12-20
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明公开了一种基于复合结构的多功能自选择忆阻器件的制备方法，属于半导体和CMOS混合集成电路技术领域。采用本发明制备得到的自选择忆阻器件兼具易失性和非易失性阻变性能，且可以通过改变电学操作条件实现易失性向非易失性的转变。该自选择忆阻器件工作在易失性区域时，保持了高一致性的自选择特性与短程可塑性能力；而在非易失性工作区域时，具有低功耗的优势及相对较大的可调区间，能够保持存储状态。本发明在数据存储和在线学习场景中具有广阔应用潜力，可以实现权值高效更新及提升存储性能。
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Patent Agency Ranking
公开(公告)号：CN117295341B
公开(公告)日：2025-02-18
申请号：CN202311274402.6
申请日：2023-09-28
Applicant: 北京大学
Abstract: 本发明提供一种铁电非易失存储器及制备方法，其中的存储器包括衬底、依次设置在衬底上方的源侧控制栅、存储栅和漏侧控制栅；其中，在衬底上设置源极和漏极，位于源极和漏极之间的衬底区域形成隔离源极和漏极的沟道；在沟道和存储栅之间设置有铁电层，存储栅用于向铁电层的上表面施加电压，以改变铁电层的极化状态；源侧控制栅和漏侧控制栅用于控制沟道导通或关闭；通过控制存储栅、源极、源侧控制栅、漏侧控制栅以及漏极的电压，实现数据的写入、读取以及擦除。利用上述发明能够提高存储密度，降低功耗，增强可靠性。
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公开(公告)号：CN119300704A
公开(公告)日：2025-01-10
申请号：CN202411499997.X
申请日：2024-10-25
Applicant: 北京大学
Abstract: 本发明一种新型存储器单元及其制备方法和应用，将选通管S和电阻R构成1S1R存储器单元，包括在衬底上依次堆叠底电极、隔离层、阻变层、选通层和顶电极，在隔离层中包括上下连接的粗细沟槽，粗沟槽位于细沟槽上方，粗沟槽内填充选通层材料构成选通层，细沟槽内填充阻变层材料构成阻变层，粗沟槽的底面面积大于细沟槽的顶面面积；制备时通过两次光刻和刻蚀形成粗细沟槽，设计选通层和阻变层的有效生长区域面积，制备出不同电流驱动能力的选通管，利于阻变层和选通层的性能匹配，在选通层和阻变层间引入中间连接层，解决两者材料成分互相扩散问题；将1S1R单元与晶体管串联成1T1S1R单元，通过晶体管对电流的控制，准确测量纳米尺寸选通管的实际电学性能。
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公开(公告)号：CN116451758B
公开(公告)日：2024-08-30
申请号：CN202310350594.8
申请日：2023-04-04
Applicant: 北京大学
Abstract: 本发明提供一种加权求和存内计算电路及存储器，其中的电路包括：呈对称分布的第一阵列(阵列A)和第二阵列(阵列B)，以及外围电路；其中，当使用第一阵列进行存内计算时，首先把第一阵列和第二阵列通过外围电路断开连接，向第一阵列输入预充电压及脉冲信号，并通过第一阵列执行按位矩阵向量乘法运算；随后第一阵列和第二阵列通过外围电路实现连接，第一阵列和第二阵列组成开关电容电路，以通过第二阵列获取与脉冲信号对应的模拟求和及模拟加权求和运算，并输出运算结果。当使用第二阵列进行存内计算时，过程与上述过程相似。利用上述发明能够保持位线上的电压稳定，减少ADC的开启次数，提高系统的能效与面积效率。
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公开(公告)号：CN118335150A
公开(公告)日：2024-07-12
申请号：CN202410291761.0
申请日：2024-03-14
IPC: G11C13/00
Abstract: 本申请提供一种基于阻变存储器的高阶矩阵向量运算方法及相关设备。基于阻变存储器的高阶矩阵向量运算单元；所述基于阻变存储器的高阶矩阵向量运算单元，包括：晶体管以及阻变存储器；其中，所述晶体管包括漏极、栅极和源极；所述阻变存储器与所述漏极串联；所述方法包括：响应于所述栅极接收到第一输入信号，根据所述第一输入信号确定第一操作数；其中，所述第一输入信号表征所述晶体管的开启或者关闭；响应于所述漏极接收到第二输入信号，根据所述第二输入信号确定第二操作数；根据所述第一操作数、第二操作数以及所述阻变存储器的预存电导值确定所述源极的输出信号。
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