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公开(公告)号：CN102075762A
公开(公告)日：2011-05-25
申请号：CN201010619869.6
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: H04N7/36
Abstract: 本发明公开了一种用于视频编码器的帧间预测器的实现方法，包括：将高级程序语言算法描述的视频编码器的帧间预测器的各个功能块映射成由算子单元构成的硬件逻辑描述；由所述算子单元构成的硬件逻辑描述生成帧间预测器硬件集成电路。通过上述可以加快帧间预测器的集成电路实现速度。本发明还公开了一种依据上述方法得到的帧间预测器。
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公开(公告)号：CN101261686B
公开(公告)日：2011-05-25
申请号：CN200810066136.7
申请日：2008-03-21
Applicant: 北京大学深圳研究生院
IPC: G06K17/00
Abstract: 本发明公开了一种超高频射频识别读写器，包括读写器主芯片、发射机、接收机以及天线，读写器主芯片的输出端与发射机的输入端相耦合，读写器主芯片的输入端与所述接收机的输出端相耦合，发射机的输出端和接收机的输入端耦合到天线，还包括导流与衰减单元，导流与衰减单元包括信号直导线路和信号衰减线路，发射机的输出端通过信号直导线路与所述天线相连，接收机的输入端通过信号衰减线路与天线相连。通过导流与衰减单元有限度地限制输入信号的强度来遏制自阻塞信号的强度，可在不影响读写器读写距离的前提下，简化读写器对大强度信号的处理，降低设计的复杂度，减少产品的成本。
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公开(公告)号：CN102055981A
公开(公告)日：2011-05-11
申请号：CN201010620016.4
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
Abstract: 本发明公开了一种用于视频编码器的去块滤波器及其实现方法，所述方法包括以下步骤：将高级程序语言算法描述的视频编码器的去块滤波器的各个滤波函数映射成由算子单元构成的硬件逻辑描述；由所述算子单元构成的硬件逻辑描述生成去块滤波器的硬件集成电路。应用本本发明，使得系统工程师可以根据足以支撑描述高级语言算法的完备算子单元库，实现将用高级语言描述的去块滤波算法到下层硬件电路的快速映射，完成去块滤波器集成电路的快速设计。并且，该种去块滤波器还可以与视频编码器内的其他专用集成电路ASIC部分进行并行流水操作，加快了视频编码器的ASIC的设计速度。该种去块滤波器可以适用于不同的视频编码器结构，具有很好的通用性。
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公开(公告)号：CN102054109A
公开(公告)日：2011-05-11
申请号：CN201010622446.X
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射方法及装置，通过对描述集成电路算方法的计算机语言程序进行分析，并将其映射为描述集成电路算法的数据控制流图，再转换为相应的算子时空图，并对数据控制流图进行时序约束，从而根据时序标注对算子时空图进行聚类压缩，再生成集成电路下层硬件电路逻辑描述，从而创造了一种从计算机语言到集成电路下层硬件电路逻辑描述的映射工具，标准化地实现了集成电路从C或MATLAB等语言生成下层硬件的过程，实现起来方便快捷。本发明公开的数据控制流生成方法及装置通过对计算机语言程序分析得到其相应的数据相关性、数据可并行性和相应控制信息等，从而生成相应的数据控制流图，帮助硬件工程师进行硬件设计。
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公开(公告)号：CN102043886A
公开(公告)日：2011-05-04
申请号：CN201010619849.9
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射方法及装置，通过对描述集成电路算方法的计算机语言程序进行分析，并将其映射为数据控制流图，再转换为算子时空图，并对数据控制流图进行时序约束，从而根据时序标注对算子时空图进行聚类压缩，再生成集成电路下层硬件电路逻辑描述，从而创造了一种从计算机语言到集成电路下层硬件电路的映射工具，标准化地实现了集成电路从C或MATLAB等语言生成下层硬件的过程，实现起来方便快捷。本发明公开的数据控制流图时序约束方法及装置通过对数据控制流进行时序约束，使得根据该约束方法得到的电路具有规整性，并且该方法适用于数字电路的时序设计和验证，可以更大程度上帮助硬件工程师进行硬件设计。
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Patent Agency Ranking
公开(公告)号：CN101281614B
公开(公告)日：2010-06-09
申请号：CN200810066722.1
申请日：2008-04-14
Applicant: 北京大学深圳研究生院
IPC: G06K19/077 , H03D1/10
Abstract: 本发明公开了一种用于超高频射频识别芯片的解调电路，包括包络检测电路及包络整形电路，天线接收的射频信号依次经过包络检测电路及包络整形电路并被处理为S信号和Sav信号输出到比较器，包络整形电路包括泄流电阻、二极管、滤波电阻和滤波电容，泄流电阻连接在包络检测电路的信号输出端和地之间，二极管阳极接至包络检测电路的信号输出端，阴极接至由滤波电阻和滤波电容构成的并联支路一端，并联支路另一端接地，其中，包络检测电路的信号输出端为S信号输出端，二极管阴极与滤波电阻和滤波电容构成的并联支路的连接点为Sav信号输出端。本发明实现了超高频射频识别芯片的解调电路低功耗和低成本的并存。
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公开(公告)号：CN101320321B
公开(公告)日：2010-06-02
申请号：CN200810068126.7
申请日：2008-06-27
Applicant: 北京大学深圳研究生院
CPC classification number: G06F17/505 , G06F9/3885 , G06F9/3897
Abstract: 本发明公开了一种阵列算术逻辑单元结构，包括通过互联总线相连的复数个算术逻辑单元簇、至少两个交换开关以及至少两个算法控制单元，算术逻辑单元簇各包含至少两个算术逻辑单元，交换开关包括互联开关和配置单元，互联开关设置在算术逻辑单元簇之间的互联总线上，配置单元与算法控制单元相连，算法控制单元用于控制配置单元生成运算功能配置和连接配置，互联开关根据连接配置确定其与算术逻辑单元簇中的各算术逻辑单元的连接关系，各算术逻辑单元根据运算功能配置对指定的输入数据进行指定的运算。本发明的阵列算术逻辑单元结构规模和功能可灵活配置，能够支撑不同特定算法处理的ASIC实现，提升了设计效率和效果，降低了设计研发费用。
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公开(公告)号：CN100502378C
公开(公告)日：2009-06-17
申请号：CN200510035943.9
申请日：2005-07-15
Applicant: 北京大学深圳研究生院 , 华为技术有限公司
IPC: H04L27/26
CPC classification number: H04L27/2623 , H04B2201/70706 , H04L27/2614
Abstract: 本发明涉及数字通信技术领域，尤其涉及一种正交频分复用通信系统中的抑制信号峰值功率、降低峰平比的电路和方法，包括下述按照顺序处理输入数据的操作：对输入数据进行过采样并进行IDFT变换；对变换之后的过采样数据先进行放大之后再进行限幅操作；将限幅之后的数据进行DFT变换之后去除带外噪声，还要再进行倍数缩小；和对数据进行OFDM调制(N点IDFT)后输出数据；所述限幅操作中放大的倍数和所述去噪操作中缩小的倍数相同。本发明误码率不大，可以使用一般的接收电路，易于实现。使用本发明的操作之后PAPR降低到7db左右。
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公开(公告)号：CN101320364A
公开(公告)日：2008-12-10
申请号：CN200810068127.1
申请日：2008-06-27
Applicant: 北京大学深圳研究生院
CPC classification number: G06F15/16
Abstract: 本发明公开了一种阵列处理器结构，包括构成处理器阵列的复数个处理器单元，相邻的处理器单元通过互联总线相连，还包括至少一个路由单元，每个路由单元分别通过互联总线至少连接两个所述处理器单元；路由单元接收源处理器单元传送的数据包，按照数据包中附带的目的处理器单元的寻址信息，将数据包中的数据体通过传输路径转发到目的处理器单元。本发明能够通过配置处理器和路由单元的规模和功能，支撑不同算法的ASIC芯片实现。
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公开(公告)号：CN101252515A
公开(公告)日：2008-08-27
申请号：CN200810066135.2
申请日：2008-03-21
Applicant: 北京大学深圳研究生院
IPC: H04L12/56
Abstract: 本发明公开了一种片上网络芯片，在一个芯片内部设有至少两个层，每层内设有至少一个处理单元和一个互连节点，所述片上网络芯片还包括层间总线，所述层间总线两端分别与互连节点相连，所述处理单元和互连节点相连，各层处理单元间通过互连节点和层间总线进行通讯。本发明的片上网络芯片能大量减少处理单元间的连线数量和长度，减少连线间的干扰，减少其它信号对连线的干扰，保证处理单元间的信号的完整性，通讯效率高。本发明的片上网络芯片创造性地提出了芯片内多层的结构，更可减小芯片面积，降低芯片的成本，而且实现起来也更为容易。
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