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公开(公告)号：CN103902462A
公开(公告)日：2014-07-02
申请号：CN201210578708.6
申请日：2012-12-27
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/02
Abstract: 本发明实施例提供一种内存管理方法、内存管理装置及计算机。本发明内存管理方法，包括：当获取到物理内存页面分配请求时，根据各内存并发操作单元的历史访问信息，选择访问率低的内存并发操作单元，作为待分配的内存并发操作单元；从所述待分配的内存并发操作单元中分配空闲物理内存页面。本发明实施例提高了内存并发操作单元访问的均衡性，达到了优化计算机系统性能的效果。
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公开(公告)号：CN103780692A
公开(公告)日：2014-05-07
申请号：CN201410027157.3
申请日：2014-01-13
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种键值存储的数据访问方法及其系统，该方法根据跳表中每个数据节点的数据访问频率，动态调整每个数据节点高度，以实现高频数据的快速访问，该方法包括：访问频度设置步骤和数据节点高度调整步骤，访问频度设置步骤用于跳表中的每个节点动态设置一个访问频度，数据节点高度调整步骤用于通过动态设置的访问频度调整每个节点高度，实现访问频率高的数据增加节点高度，访问频率低的数据降低节点高度。
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公开(公告)号：CN102541772A
公开(公告)日：2012-07-04
申请号：CN201110451208.1
申请日：2011-12-29
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种内存总线的信号采集装置，包括：探测缓冲单元，适于采集内存控制器与内存颗粒之间的命令/地址总线和/或数据总线的信号并缓冲输出；和采集单元，适于将所述缓冲输出的信号转化为数据；其中，选择所述探测缓冲单元的输入阻抗，使得当对内存总线进行信号采集时，所述内存总线的信号基本不受影响。所述探测缓冲单元为内存缓冲器或DDRx寄存器；所述采集单元为FPGA、高速示波器或逻辑分析仪。解决了FPGA对内存总线进行信号采集时出现的信号完整性问题，能在不干扰原有内存系统正常运行的前提下，进行有效的内存信号采集的方法。解决了高速示波器和逻辑分析仪其缓存只能存储较短时间间隔内的数据的问题，能够持续捕获并输出。
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公开(公告)号：CN101196816B
公开(公告)日：2010-12-08
申请号：CN200710308553.3
申请日：2007-12-29
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种操作系统及管理方法。该操作系统，包括：多个在内核态运行的与系统调用类型对应的内核服务模块，分布在至少一个处理器和/或处理器核上；多个用于管理应用程序和应用进程的应用管理模块，分布在与所述内核服务模块不同的处理器和/或处理器核上，用于管理应用程序和应用进程；所述内核服务模块与所述应用程序通过系统调用消息通信。该管理方法包括：步骤S1，应用程序发送系统调用消息，并在发送所述消息后继续执行与该系统调用结果无依赖关系的代码；步骤S2，内核服务模块接收所述系统调用消息，并将系统调用结果发回给应用程序；步骤S3，应用程序接收到所述系统调用结果，执行与该系统调用结果有依赖关系的代码。
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公开(公告)号：CN1186741C
公开(公告)日：2005-01-26
申请号：CN02130435.1
申请日：2002-08-19
Applicant: 中国科学院计算技术研究所
Abstract: 一种交互式的多功能数字身份令牌，包括数字身份令牌中存储有与服务主机之间通信的增强的协议处理程序，服务主机不能简单的发送交易命令给数字身份令牌，而必须同时发送交易中的关键信息给数字身份令牌，并等待用户确认后才能完成交易。本发明可以用来管理多个私人密钥，并能自主的进行密码学运算。集成了独立的用户输入和结果显示功能，通过对令牌和服务主机之间的交互协议的增强，保证关键信息的处理不经过用户不可信的服务设备，防止数字身份的丢失和电子交易中的欺骗行为。
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Patent Agency Ranking
公开(公告)号：CN115834730B
公开(公告)日：2024-11-19
申请号：CN202211297057.3
申请日：2022-10-21
Applicant: 中国科学院计算技术研究所
IPC: H04L69/163 , H04L47/6275
Abstract: 本发明提出一种支持优先级乱序的TCP数据包收发方法，包括：接收到数据包后，将高优先级接收数据包放入第一处理队列，将低优先级接收数据包放入第二处理队列；由TCP协议栈将该高优先级接收数据包放入第一接缓冲区区，通知上层应用立即进行接收处理，并将该低优先级接收数据包低放入第二接收缓冲区，等待该上层应用处理；拟对外发送数据时，将高优先级发送数据包放入第一发送缓冲区，将低优先级发送数据包放入第二发送缓冲区，由TCP协议栈生成该高优先级发送数据包在先、该低优先级发送数据包在后的发送顺序进行数据发送。本发明还提出一种支持优先级乱序的TCP数据包收发系统，以及一种用于实现TCP数据包收发的数据处理装置。
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公开(公告)号：CN117149536A
公开(公告)日：2023-12-01
申请号：CN202310555661.X
申请日：2023-05-17
Applicant: 中国科学院计算技术研究所
IPC: G06F11/22 , G06F9/50 , G01R31/317
Abstract: 本发明提出一种面向处理器系统级设计的测试方法和系统，包括：基于SoC‑FPGA的处理器测试平台根据硬件源码与器件情况，选择被测处理器的内存与外设使用模式，检测待测试的处理器并对其进行接口标准化处理，将待测试处理器的接口按功能划分；处理器测试平台结合所选的内存与外设使用模式，将待测试处理器以软核的形式部署，设计硬核处理器与待测试处理器的地址空间映射机制，构建FPGA工程并生成硬件配置文件；对软件源码进行编译并生成用于测试的软件负载；硬核处理器根据所选内存与外设使用模式，部署软件负载；根据内存与外设使用模式将SoC‑FPGA的外设接口资源以独占或共享的方式提供给待测试处理器；执行软件负载，对完整软硬件系统进行评测。
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公开(公告)号：CN116800862A
公开(公告)日：2023-09-22
申请号：CN202310691730.X
申请日：2023-06-12
Applicant: 中国科学院计算技术研究所
IPC: H04L69/16 , H04L69/163 , H04L67/141 , H04L67/00
Abstract: 本发明提出一种支持多应用负载的TCP/IP协议栈FPGA硬件卸载方法和系统。本发明对FPGA上实现的TCP/IP硬件协议栈进行优化，在网络数据接收硬件逻辑中进行数据包分流，根据TCP包头和IP包头的信息判断当前收到的网络报文与应用负载的对应关系，并通过在报文数据传输通路中增加带外信号和交叉互连总线，使报文数据被分流至正确的应用负载。
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公开(公告)号：CN116029242A
公开(公告)日：2023-04-28
申请号：CN202211667431.4
申请日：2022-12-23
Applicant: 中国科学院计算技术研究所
IPC: G06F30/343 , G06F15/173
Abstract: 本发明提出一种云原生的硬件逻辑仿真FPGA加速方法和系统，包括：基于松耦合FPGA集群构建硬件逻辑仿真加速平台，将每个FPGA节点划分为用于承载加速平台提供功能的静态逻辑区和多个具有相同逻辑资源规模用于承载待仿真目标逻辑电路的动态逻辑区；配套的定制化工具可获取当前加速平台每个租户的待仿真硬件设计，并插入仿真控制电路；配套工具可生成可部署于若干动态逻辑区的FPGA配置文件；运行于FPGA节点内紧耦合集成处理器上的仿真软件，控制FPGA节点上的硬件设计的运行，每个FPGA节点动态逻辑区产生仿真数据，将FPGA节点电路内部的状态数据作为仿真结果回传给租户；同时通过各FPGA节点静态逻辑区与其他FPGA节点的进行仿真数据交互，以便支持大规模逻辑电路仿真运行。
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公开(公告)号：CN107783909B
公开(公告)日：2021-09-14
申请号：CN201610716253.8
申请日：2016-08-24
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
Abstract: 本发明实施例提供一种内存地址总线扩展方法及装置，涉及计算机技术领域。该方法包括：处理器向本地控制器发送第一数据访问请求，第一数据访问请求包含第一目标数据的第一拍列地址信息，第一数据访问请求为写数据指令或者读数据指令；处理器向本地控制器发送第二数据访问请求，第二数据访问请求包含第一目标数据的第二拍列地址信息，第一拍列地址信息和第二拍列地址信息用于指示第一目标数据的地址，第二数据访问请求为写数据指令或者读数据指令，且与第一数据访问请求的指令类型相同；若第一数据访问请求为读数据指令，处理器接收本地控制器发送的第一目标数据；若第一数据访问请求为写数据指令，处理器向本地控制器发送第一目标数据。
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