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公开(公告)号：CN116029242B
公开(公告)日：2025-04-04
申请号：CN202211667431.4
申请日：2022-12-23
Applicant: 中国科学院计算技术研究所
IPC: G06F30/343 , G06F15/173
Abstract: 本发明提出一种云原生的硬件逻辑仿真FPGA加速方法和系统，包括：基于松耦合FPGA集群构建硬件逻辑仿真加速平台，将每个FPGA节点划分为用于承载加速平台提供功能的静态逻辑区和多个具有相同逻辑资源规模用于承载待仿真目标逻辑电路的动态逻辑区；配套的定制化工具可获取当前加速平台每个租户的待仿真硬件设计，并插入仿真控制电路；配套工具可生成可部署于若干动态逻辑区的FPGA配置文件；运行于FPGA节点内紧耦合集成处理器上的仿真软件，控制FPGA节点上的硬件设计的运行，每个FPGA节点动态逻辑区产生仿真数据，将FPGA节点电路内部的状态数据作为仿真结果回传给租户；同时通过各FPGA节点静态逻辑区与其他FPGA节点的进行仿真数据交互，以便支持大规模逻辑电路仿真运行。
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公开(公告)号：CN113887164B
公开(公告)日：2025-02-07
申请号：CN202111156001.1
申请日：2021-09-30
Applicant: 中国科学院计算技术研究所
IPC: G06F30/392 , G06F30/327
Abstract: 本发明提供一种FPGA开发方法，所述方法包括步骤：步骤100：接收输入的HDL源文件和用户约束文件，进行OOC综合，生成逻辑网表，并封装为DCP文件；步骤200：接收步骤100生成的DCP文件，调用跨SLR接口电路自动化生成脚本以生成跨SLR接口电路；步骤300：进行整体布局布线，将输出结果封装为DCP文件；步骤400：将步骤300生成的DCP文件生成比特流文件，配置FPGA设备，对FPGA设备进行运行与实时调试。基于本发明的实施例，可以显著降低了大型逻辑设计在FPGA器件部署的难度，使得设计者不需要手动的方式进行繁琐的跨SLR设计迭代与局部布局布线的调整，有助于大型逻辑设计在SSI类型的FPGA云环境与本地环境上的映射实现与快速部署。
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公开(公告)号：CN113887164A
公开(公告)日：2022-01-04
申请号：CN202111156001.1
申请日：2021-09-30
Applicant: 中国科学院计算技术研究所
IPC: G06F30/392 , G06F30/327
Abstract: 本发明提供一种FPGA开发方法，所述方法包括步骤：步骤100：接收输入的HDL源文件和用户约束文件，进行OOC综合，生成逻辑网表，并封装为DCP文件；步骤200：接收步骤100生成的DCP文件，调用跨SLR接口电路自动化生成脚本以生成跨SLR接口电路；步骤300：进行整体布局布线，将输出结果封装为DCP文件；步骤400：将步骤300生成的DCP文件生成比特流文件，配置FPGA设备，对FPGA设备进行运行与实时调试。基于本发明的实施例，可以显著降低了大型逻辑设计在FPGA器件部署的难度，使得设计者不需要手动的方式进行繁琐的跨SLR设计迭代与局部布局布线的调整，有助于大型逻辑设计在SSI类型的FPGA云环境与本地环境上的映射实现与快速部署。
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公开(公告)号：CN105653476B
公开(公告)日：2019-04-05
申请号：CN201410635552.X
申请日：2014-11-12
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F13/16
Abstract: 本发明公开了一种数据处理器件与内存设备的通信方法及相关装置，以实现多个数据处理器件间的直接通信，并在一定程度上减少协议开销，降低传输延时，提高传输效率。在本发明一些可行的实施方式中，方法包括：控制模块通过所述通知总线获取第一数据处理器件发出的指令信号，所述指令信号用于指示所述第一数据处理器件需要获取所述内存设备的读写控制权限，所述第一数据处理器件是所述多个数据处理器件中的任一个数据处理器件；所述控制模块获取所述第一数据处理器件发出的所述指令信号后，发出切换信号给所述交换电路，以指示所述交换电路进行电路切换，使得有且只有所述第一数据处理器件与所述内存设备建立通信连接。
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公开(公告)号：CN104166597B
公开(公告)日：2018-07-03
申请号：CN201310186194.4
申请日：2013-05-17
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
CPC classification number: G06F9/5016 , G06F2209/502
Abstract: 本发明实施例公开了一种分配远程内存的方法及装置，用于服务器节点集群，所述方法包括：建立节点分布表，所述节点分布表包括每个节点可贡献内存大小以及各节点之间的连接关系；当有节点作为请求者请求分配远程内存时，在所述节点分布表内以所述请求者为中心、根据距离由近及远寻找可以作为贡献者的节点并为所述请求者分配远程内存，所述距离包括其他节点到所述请求者的路由的跳数。本发明实施例首先创建可以体现出各服务器节点的物理位置及可贡献内存大小的节点分布表，然后按照最短路径优先的思路为请求者分配远程内存，不但使请求者可以获取到所需的内存容量，更使得所获取到的内存因为最短路径的优势在使用时效率更高。
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Patent Agency Ranking
公开(公告)号：CN104239236B
公开(公告)日：2018-02-13
申请号：CN201310239646.0
申请日：2013-06-17
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/1027
Abstract: 本发明实施例提供一种旁路转换缓冲缺失的处理方法及旁路转换缓冲，该方法包括：当当前访存操作发生TLB缺失异常时，TLB查询历史信息库以确定当前访存操作所使用的VA是否曾被使用，若在历史信息库中查找到该VA，则无需等到指令提取阶段再处理该TLB缺失异常，而是直接从内存中获取与当前VA对应的物理地址PA并进行相应的处理，实现对TLB缺失异常的快速处理，从而提升处理器的性能。
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公开(公告)号：CN103902470B
公开(公告)日：2017-10-24
申请号：CN201210571969.5
申请日：2012-12-25
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F13/16
CPC classification number: Y02D10/13 , Y02D10/14 , Y02D10/151
Abstract: 本发明提供一种读缺失时的处理方法、设备和系统。该方法包括第一处理器产生地址信息，所述地址信息中包含Cache Tag；所述第一处理器在确定出存在第一Cache Line时，获取所述第一Cache Line中记录的第二处理器的信息，所述第一Cache Line的Tag与所述Cache Tag数值相同，且状态位指示为无效状态；所述第一处理器根据所述第二处理器的信息，向所述第二处理器单播发送总线读事务，使得所述第二处理器在存储有效的所述第一CacheLine的数据副本时，提供所述第一Cache Line的数据。本发明实施例可以降低读缺失时的功耗开销。
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公开(公告)号：CN104216833B
公开(公告)日：2017-10-10
申请号：CN201310207412.8
申请日：2013-05-29
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/02
CPC classification number: G06F12/1027 , G06F2212/681 , Y02D10/13
Abstract: 本发明公开一种确定物理地址的方法及装置，涉及计算机技术领域，可以采用支持多种页面大小的组相连的TLB获得物理地址，并且降低功耗。本发明通过根据线性地址的高N位获得页面大小，所述N大于0，并且小于所述线性地址的位数；根据所述页面大小，获得旁路转换缓存TLB的索引号；根据所述页面大小和支持的最小页面大小，获得屏蔽位Mask；根据所述Mask，获得所述TLB的标签；根据所述索引号和所述标签，查找所述TLB，获得所述线性地址对应的物理地址的高MAC1位；根据所述Mask、所述支持的最小页面以及所述物理地址的高MAC1位，获得物理地址。本发明适于通过线性地址确定物理地址时采用。
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公开(公告)号：CN104133780B
公开(公告)日：2017-04-05
申请号：CN201310159064.1
申请日：2013-05-02
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/0862
CPC classification number: G06F12/0862 , G06F2212/1016 , G06F2212/1021 , G06F2212/602 , G06F2212/6026 , G06F2212/608
Abstract: 本发明实施例提供一种跨页预取方法、装置及系统，能够提高预取设备的预取命中率，进而使得访问内存的效率提高。其中，所述方法包括：接收高速缓存寄存器发送的物理地址缺失的指示消息，所述指示消息携带被映射的第一物理地址、所述第一物理地址所属的第一物理页的连续信息；根据所述第一物理地址和预取设备中存储的步长，获取预取地址；若所述预取地址所属的物理页与所述第一物理页的页号不同，且根据所述第一物理页的连续信息确定所述第一物理页连续，预取所述预取地址中的数据。本发明适用于计算机领域。
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公开(公告)号：CN104346294A
公开(公告)日：2015-02-11
申请号：CN201310331344.6
申请日：2013-07-31
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/08
CPC classification number: G06F12/0897 , G06F3/0604 , G06F3/064 , G06F3/0683 , G06F12/0811 , G06F12/1027 , G06F2212/1016 , G06F2212/50 , G06F2212/60
Abstract: 本发明公开了一种基于多级缓存的数据读/写方法、装置和计算机系统，涉及计算机系统的数据读写领域，用以在数据读/写过程中提高Cache访问效率。所述方法包括：获取读/写数据所针对的第一物理内存数据块的第一查询地址；获取第一物理内存数据块的第一缓存位置属性；根据第一查询地址，按照第一缓存位置属性所指示的第一物理内存数据块所能进入的缓存级别从高到低的顺序依次查询缓存是否命中，直至一个缓存命中或所有缓存均未命中为止；若一个缓存命中，则针对所命中缓存中的第一物理内存数据块的第一查询地址读/写数据；或，若所有缓存均未命中，则针对内存中的第一物理内存数据块的第一查询地址读/写数据。
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