公开(公告)号：CN119669147A

公开(公告)日：2025-03-21

申请号：CN202510201815.4

申请日：2025-02-24

Applicant: 安徽大学

Inventor： 彭春雨 ,  龚枭博 ,  年垚 ,  王志强 ,  卢文娟 ,  戴成虎 ,  蔺智挺 ,  吴秀龙

IPC: G06F15/78 ,  G06F7/487 ,  G06N3/063

Abstract: 本申请涉及一种多比特数据存内计算阵列结构、SRAM和电子设备，其中，该多比特数据存内计算阵列结构用于确定五比特输入和五比特权重的乘累加结果，其包括多列多比特数据存内计算阵列，多比特数据存内计算阵列核心在在于通过参考信号的脉冲宽度调整量来表征计算结果，由于脉冲宽度调整量可以进行累加，因此当需要实现五比特输入和五比特权重的乘累加计算时，只需要将多列多比特数据存内计算阵列以行形式进行组合即可，并且将前一列中各个压控延时电路输出的参考信号为后一列中对应的压控延时电路所接收的参考信号，解决了目前的非易失性存内计算电路通常仅支持单比特输入和权重的乘累加存内计算，只能提供有限的系统级推理精度的问题。

公开(公告)号：CN119360924B

公开(公告)日：2025-03-11

申请号：CN202411958430.4

申请日：2024-12-30

Applicant: 安徽大学

Inventor： 蔺智挺 ,  吕婧 ,  戴成虎 ,  彭春雨 ,  卢文娟 ,  刘玉 ,  李鑫 ,  吴秀龙

IPC: G11C16/24 ,  G11C16/26 ,  G11C7/06

Abstract: 本发明涉及DRAM电路设计技术领域，具体涉及一种减小位线耦合电容影响的DRAM阵列电路及模块。本发明包括：目标阵列、参考阵列、奇行灵敏放大器SAk、偶行灵敏放大器SAj、奇行预充电路PREk、奇行开关Sbl,k、奇行开关Sblb,k。本发明将DRAM阵列电路的位线按照奇偶行进行划分，通过对奇行位线增设额外的预充电路、并配合奇行位线与奇行灵敏放大器进行接通或断开，实现奇偶读取；本发明的奇偶读取相较于传统DRAM阵列读取，能够大幅度降低DRAM阵列耦合电容的影响，显著提升DRAM阵列读取结果准确率。本发明解决了传统DRAM阵列电路进行读取时受位线耦合电容影响大的问题。

公开(公告)号：CN119576064A

公开(公告)日：2025-03-07

申请号：CN202411759777.6

申请日：2024-12-03

Applicant: 安徽大学

Inventor： 卢文娟 ,  李高排 ,  彭春雨 ,  吴秀龙 ,  胡薇 ,  戴成虎 ,  赵强 ,  蔺智挺

IPC: G05F1/56

Abstract: 本发明涉及电子电路技术领域中的一种双模式低压差线性稳压器及其芯片。稳压器包括：运算放大器、N型晶体管Q1～Q2、PMOS管PM1～PM2、电流源Ibias1～Ibias2、开关S1～S2、开关JUMP、电阻R1～R2、输出电容Co。重载配置：控制S1、开关JUMP断开，控制S2闭合；轻载配置：控制S1、开关JUMP闭合，控制S2断开。因此重载配置使用Q2，有较高的负载驱动能力；轻载配置不再使用Q2，选择Q1为功率管，实现一定的驱动能力，同时节省部分版图面积，根据实际应用场景切换不同工作模式，得到稳定的输出电压。经过实验仿真，本发明电路在功能上可以在不损失性能的前提下，实现两种配置的切换，同时可以复用电压跟随器中面积最大的Q2，实现面积优化。

公开(公告)号：CN119311635A

公开(公告)日：2025-01-14

申请号：CN202411864014.8

申请日：2024-12-18

Applicant: 安徽大学

Inventor： 蔺智挺 ,  张豪 ,  吴秀龙 ,  胡薇 ,  卢文娟 ,  赵强 ,  戴成虎 ,  彭春雨 ,  李志刚

IPC: G06F15/78

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种10T1C‑SRAM存内计算单元及存算电路。本发明在经典的6T‑SRAM的基础上增设了4个NMOS晶体管N4~N7和1个电容C，设计出一种新的10T1C‑SRAM存内计算单元，其继承了6T‑SRAM的数据存储及读写功能，又可以利用N4、N5、N6、N7和C构成计算部来实现存内AND计算和存内XNOR计算。本发明还基于新设计的10T1C‑SRAM存内计算单元，构建出存内计算电路，还可以进行存内1b‑AND MAC计算和存内BNN计算，功能性强、灵活性大。

公开(公告)号：CN118711630A

公开(公告)日：2024-09-27

申请号：CN202410826278.8

申请日：2024-06-25

Applicant: 安徽大学

Inventor： 蔺智挺 ,  文泽世 ,  吴秀龙 ,  戴成虎 ,  胡薇 ,  彭春雨 ,  赵强 ,  卢文娟 ,  李鑫 ,  刘玉 ,  周永亮

IPC: G11C11/408 ,  G11C11/4094 ,  G11C11/4097 ,  G11C11/4074

Abstract: 本申请涉及一种基于14T‑TFET‑SRAM单元电路的带符号乘法与乘累加运算电路，单元电路包括NTFET管N0‑N6以及PTFET管P0‑P6；P0的源极、漏极和栅极分别与P4的漏极、N0的漏极和栅极电连接，P0的漏极设置有存储节点Q；P1的源极、漏极和栅极分别与电源VDD、N1的漏极和栅极电连接，P1的漏极设置有存储节点QB；P2的源极、漏极和栅极分别与P3的漏极、N2的漏极和N4的栅极电连接；P3的源极和栅极分别与电源VDD和写控制信号线WLB电连接；P4的源极和栅极分别与电源VDD和N2的栅极电连接；P5的源极、漏极和栅极分别与P6的漏极、位线RBLB和N1的漏极电连接；P6的源极和栅极分别与电源VDD和输入字线INWLB电连接；N0的源极与N4的漏极电连接；N1的源极与地线VSS电连接；N2的源极和栅极分别与N3的漏极和写控制信号BLB电连接；N3的源极和栅极分别与地线VSS和写控制信号线WL电连接；N4的源极和栅极分别与地线VSS和写控制信号线BL电连接；N5的源极、漏极和栅极分别与地线VSS、N6的源极和N2的漏极电连接；N6的漏极和栅极分别与位线RBL和输入字线INWL电连接。解决了现有的TFET‑SRAM单元电路的静态功耗大的问题。

公开(公告)号：CN118351913B

公开(公告)日：2024-09-24

申请号：CN202410777479.3

申请日：2024-06-17

Applicant: 安徽大学

Inventor： 卢文娟 ,  张其众 ,  胡薇 ,  吴秀龙

IPC: G11C11/419 ,  G11C11/412

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种14T‑TFET‑SRAM单元电路、模块及阵列。本发明的单元电路包括6个PTFET晶体管P1~P6、8个NTFET晶体管N1~N8。本发明充分利用了低电压下TFET晶体管具有更好开关特性和更低的亚阈值摆幅的优势，添加了P1、P2作为写辅助管，大大提高了单元电路的写能力；通过电路设计，使得传输管N1、N2、N3、N4的漏极电压始终不低于源极电压，不仅提高了单元电路的写能力，而且消除了TFET器件的正向偏置电流，降低了单元电路的静态功耗，增大单元电路的噪声容限。本发明解决了现有TFET‑SRAM单元写噪声容限较低、静态功耗大的问题。

公开(公告)号：CN118487600A

公开(公告)日：2024-08-13

申请号：CN202410947080.5

申请日：2024-07-16

Applicant: 安徽大学

Inventor： 彭春雨 ,  李嘉祥 ,  关立军 ,  戴成虎 ,  卢文娟 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC: H03M1/10 ,  H03M1/46

Abstract: 本发明属于集成电路领域，具体涉及一种单端输入的精度可配置的SAR‑ADC及其芯片。支持对输入的信号电压按照不同的精度等级进行量化。该SAR‑ADC包括CDAC电容阵列、比较电路和异步逐次逼近逻辑电路三个部分，其中，CDAC电容阵列通过切换各个电容底极板的电压调整输出的参考电压VP的大小；比较电路采用带失调校准电路的两级比较器；异步逐次逼近逻辑电路用于对CDAC电容阵列的输出进行调整，并对比较电路的运行状态进行切换，进而使得整个电路对输出的信号电压的量化精度可以在3‑6bit的范围内进行自由配置。本发明解决了现有存内计算电路因依赖多种ADC电路来实现不同精度量化而带来的计算效率和功耗缺陷。

公开(公告)号：CN118280408A

公开(公告)日：2024-07-02

申请号：CN202410706157.X

申请日：2024-06-03

Applicant: 安徽大学

Inventor： 卢文娟 ,  王闯 ,  彭春雨 ,  胡薇 ,  戴成虎 ,  赵强 ,  吴秀龙 ,  陈军宁

IPC: G11C11/412 ,  G11C11/417

Abstract: 本发明属于静态随机存储器领域，具体涉及一种具有施密特结构的混合型14T‑SRAM单元及其对应的SRAM电路和存储芯片。14T‑SRAM单元由4个P型TFET晶体管，8个N型TFET晶体管，以及2个NMOS管构成。其中，本发明通过8个TFET晶体管构成施密特反相器，两个反相器构成存储单元中的锁存结构。由于锁存结构采用施密特反相器设计，可以提高单元的保持和读噪声容限。方案中采用了打断锁存结构的方式，提高了单元的写速度和写噪声容限；采用漏极电压始终不低于源极电压的NTFET作为传输控制管，消除TFET的正向偏置电流，降低电路的静态功耗。此外，本发明还对部分晶体管在单元内和阵列中进行复用，以提升电路集成度。

公开(公告)号：CN118018028A

公开(公告)日：2024-05-10

申请号：CN202410157821.X

申请日：2024-02-04

Applicant: 安徽大学

Inventor： 吴秀龙 ,  侯羽倩 ,  蔺智挺 ,  彭春雨 ,  戴成虎 ,  赵强 ,  卢文娟 ,  胡薇 ,  刘玉 ,  郝礼才 ,  周永亮 ,  李鑫

IPC: H03M3/00

Abstract: 本发明涉及调制器设计技术领域，具体涉及具有共享运放与可平均积分电容的调制电路、及调制器。本发明的调制电路包括：可控开关部、电容部、全差分运算放大器OP。全差分运算放大器OP在可控开关部切换下作为二阶积分的共享运放使用。本发明通过设计的可控开关部，使采样电容、积分电容所在支路的前后都通过开关实现控制，进而切换全差分运算放大器OP与采样电容、积分电容的连接方式，实现对全差分运算放大器OP共享使用的效果，这样不仅可以克服工艺变化，还可以减少运算放大器的电容负载，从而能够实现低功耗。本发明还通过设计的可控开关部，还实现了正负积分电容的交换，利用平均效应克服积分电容的失配。

公开(公告)号：CN117955463A

公开(公告)日：2024-04-30

申请号：CN202410129194.9

申请日：2024-01-30

Applicant: 安徽大学

Inventor： 蔺智挺 ,  刘浩龙 ,  彭春雨 ,  戴成虎 ,  赵强 ,  吴秀龙 ,  卢文娟 ,  胡薇 ,  刘玉 ,  郝礼才 ,  周永亮 ,  李鑫

IPC: H03K5/24

Abstract: 本申请涉及一种双向型动态比较器和电子设备，动态比较器包括：第一充电模块，包括第一充电单元和第二充电单元，第一充电单元和第二充电单元的输入端均连接电源，第一充电单元和第二充电单元的输出端通过第一开关模块分别连接预放大电路的第一输出端和第二输出端；第一放电模块，包括第一放电单元和第二放电单元，第一放电单元和第二放电单元的输入端通过第二开关模块分别连接预放大电路的第一输出端和第二输出端，第一放电单元和第二放电单元的输出端均接地。其预放大电路在预放大阶段对两个输出端进行充电，在锁存阶段对两个输出端进行放电，此阶段将不再消耗电能，进而降低了动态比较器的功耗，解决了现有的动态放大器具有较大功耗的问题。