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公开(公告)号：CN108389178A
公开(公告)日：2018-08-10
申请号：CN201810028242.X
申请日：2018-01-11
Applicant: 上海交通大学
CPC classification number: G06T7/0012 , G06N3/0481 , G06T2207/10081 , G06T2207/20081 , G06T2207/30064
Abstract: 本发明提供了一种基于卷积神经网络的肺部CT预处理方法及系统，包括：将每一张原始的肺部CT图像以同样顺序和大小进行切片编号，得到多个图像块；将图像块分为有病结、无组织或腔壁、有血管或其他肺部组织以及有肺部腔壁，输入卷积神经网络中进行训练。本发明的图像切片分类处理能够降低系统复杂度，同时保证肺结节特征的完整性，能够很好的用于卷积神经网络的训练，有很高的敏感性和较低的误诊率，使卷积神经网络能够在应用中快速的实现肺结节的识别和定位。
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公开(公告)号：CN103745069A
公开(公告)日：2014-04-23
申请号：CN201410037785.X
申请日：2014-01-26
Applicant: 上海交通大学
Abstract: 本发明提供了一种三维集成电路中TSV的信号传输及功耗模型的建立方法，包括：根据工艺参数计算物理模型的等效RLGC电路模型各部分的阻抗；根据高频信号传输条件下的平行双线耦合模型和等效RLGC电路模型的各部分的阻抗生成等效RLGC电路模型；根据等效RLGC电路模型得到简化得到单个TSV动态功耗电路模型，计算单个TSV动态功耗电路模型中的TSV动态功耗。本发明得到的等效RLGC电路模型和单个TSV动态功耗电路模型有着快速便捷、准确性高的优点，方便地了解TSV传输特性，及便捷地了解单个TSV动态功耗电路模型中的TSV动态功耗情况。
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公开(公告)号：CN102594753A
公开(公告)日：2012-07-18
申请号：CN201210062648.2
申请日：2012-03-09
Applicant: 上海交通大学
IPC: H04L27/148 , H04L27/152
Abstract: 本发明实施例提供了一种数模混合解调器及解调方法，其中该数模混合解调器包括：第一单锁相环、第二单锁相环、模拟滤波器、模数转换器和数字滤波器，其中，所述第一单锁相环的输出和需要解调的信号作为所述第二单锁相环的输入；所述第二单锁相环的输出作为所述模拟滤波器的输入；所述模拟滤波器的输出作为所述模数转换器的输入，所述模数转换器的输出作为所述数字滤波器的输入；所述数字滤波器的输出即为解调后得到的信号。本本发明实施例所提的数模混合解调器采用的双PLL高速高性能数模混合解调系统能够有效的避免上述传统解调系统的缺点，实现高速、高性能的特点。
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公开(公告)号：CN1767052A
公开(公告)日：2006-05-03
申请号：CN200510029302.2
申请日：2005-09-01
Applicant: 上海交通大学
IPC: G11C11/401 , G11C11/4093 , G11C7/00
Abstract: 一种电子技术领域的高速动态同步随机存储的反馈时钟接口改进方法。本发明应用一个标准单元库供应商提供的双向IO单元逻辑取代传统的设计方法延时器件，系统时钟是通过对经过该期间后输入到片外SDRAM的时钟输入端来实现的。系统时钟信号(SCLK)在控制器内部通过双向IO单元逻辑输出到管脚，再连接到SDRAM器件，从SDRAM读出的数据则在控制器处用SCLK采样后递交给整个微处理器系统。运用反馈时钟可以将连线时延信息反馈到芯片内部，在设计SDRAM接口时可得到板上连线的时延信息。本发明大大减小由外部负载的复杂性给接口工作频率带来的负面影响，并且降低了SoC设计的难度。
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Patent Agency Ranking
公开(公告)号：CN120011133A
公开(公告)日：2025-05-16
申请号：CN202510496784.X
申请日：2025-04-21
Applicant: 上海交通大学 , 上海航天计算机技术研究所
Abstract: 本发明提供了一种基于动态例化的纠错存内计算系统、方法及设备，属于存内计算技术领域，所述系统包括存内计算输入模块、纠错存内计算模块、存内计算输出模块；所述存内计算输入模块用于将特征值划分，并生成奇偶校验比特；在纠错存内计算模块中，由片上抗辐射MRAM单元将权重发送至例化存内计算单元，与特征值进行存内计算，计算结果发送至结果判决单元，若奇偶校验正确则输出结果，若奇偶校验不正确则新增例化存内计算单元用于输出正确结果；存内计算输出模块用于接收纠错存内计算模块的输出结果以获得输出特征值。本发明支持存内计算单元的灵活动态例化，根据计算结果进行例化或释放硬件资源，增强存内计算系统的灵活性和系统性能。
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公开(公告)号：CN119905130A
公开(公告)日：2025-04-29
申请号：CN202510405579.8
申请日：2025-04-02
Applicant: 上海交通大学
Abstract: 本发明实施例提供了一种存储装置的自检测方法、自检测电路、存储装置及系统，涉及存储检测技术领域。存储装置的自检测方法，包括：在进入存储装置的自检测模式后，向时钟发生模块发送自检使能信号，并将自检命令数据发送至各分布式检测单元；时钟发生模块生成自检时钟信号发送至自检测模块以及各分布式检测单元；基于自检命令数据，获取用于对相对应的目标存储模块进行测试的测试相关数据，并基于测试相关数据对目标存储模块进行故障测试，得到目标存储模块的故障信息。本发明降低了自检测的功耗，提升了存储模块的自检测效率。
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公开(公告)号：CN119008561A
公开(公告)日：2024-11-22
申请号：CN202411100791.5
申请日：2024-08-12
Applicant: 上海交通大学
IPC: H01L23/48 , H01L23/528 , H01L23/522
Abstract: 本发明提供了一种用于芯粒间互连的无源均衡器及芯粒间互连系统，包括：上层锯齿状金属铜线、下层锯齿状金属铜线、第一过孔以及第二过孔；所述上层锯齿状金属铜线一侧设置第二过孔，另一侧通过第一过孔连接所述下层锯齿状金属铜线；所述上层锯齿状金属铜线和所述下层锯齿状金属铜线均设置为锯齿状并交错设置。本申请采用隐埋于金属接地层的双层锯齿交叉金属铜线，可以有效解决高速并行数据传输系统中存在的严重码间干扰(ISI)问题，在传输系统中信道的电压传输曲线中表现为传输频谱在直流频率和奈奎斯特频率范围内的平坦化，使得接收机的眼图质量得到明显提高。
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公开(公告)号：CN113568597B
公开(公告)日：2024-07-26
申请号：CN202110802058.8
申请日：2021-07-15
Applicant: 上海交通大学
IPC: G06F7/544 , G06F17/15 , G06N3/0464 , G06N3/063 , G06F15/78
Abstract: 本发明提供了一种面向卷积神经网络的DSP紧缩字乘法方法及系统，设计出一种基于FPGA上DSP资源实现的紧缩字乘法计算模式。紧缩字乘法即利用数据量化的低比特优势，在一个DSP内部实现多个四比特乘法，提高资源的利用效率。此外，由于FPGA对DSP单元之间的级联进行了专门优化，因此本发明又利用DSP单元的级联实现了紧缩字乘累加，即完成多次紧缩字乘法并累加后，再从紧缩字乘积中提取出运算结果。本发明充分利用了DSP的特性，提高了DSP的利用效率，有利于系统能效比的优化。
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公开(公告)号：CN118012792A
公开(公告)日：2024-05-10
申请号：CN202410120070.4
申请日：2024-01-29
Applicant: 上海交通大学
IPC: G06F13/16
Abstract: 本发明涉及主控与近内存加速器通信技术领域，公开了近内存计算架构中的主控与近内存加速器间直接通信方法，包括：当所述近内存加速器工作时，所述主控和所述近内存加速器之间的存储总线处于空闲状态，将所述存储总线构建为桥接总线，在所述桥接总线上实现桥接通信；在所述主控的存储控制器中增加所述桥接通信的能力来构建桥接存储控制器，通过将不同的主控访问转换为桥接访问，在所述桥接存储控制器中增加若干桥接指令并进行编码，同时设置所述桥接指令自身和交互的时序约束；在近内存加速器上增加接收和处理所述桥接访问的能力构建桥接近内存加速器，通过增加若干多路复用器和桥接控制器实现。在不改变存储器状态的同时避免了引入新的总线。
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