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公开(公告)号：CN1767052A
公开(公告)日：2006-05-03
申请号：CN200510029302.2
申请日：2005-09-01
Applicant: 上海交通大学
IPC: G11C11/401 , G11C11/4093 , G11C7/00
Abstract: 一种电子技术领域的高速动态同步随机存储的反馈时钟接口改进方法。本发明应用一个标准单元库供应商提供的双向IO单元逻辑取代传统的设计方法延时器件，系统时钟是通过对经过该期间后输入到片外SDRAM的时钟输入端来实现的。系统时钟信号(SCLK)在控制器内部通过双向IO单元逻辑输出到管脚，再连接到SDRAM器件，从SDRAM读出的数据则在控制器处用SCLK采样后递交给整个微处理器系统。运用反馈时钟可以将连线时延信息反馈到芯片内部，在设计SDRAM接口时可得到板上连线的时延信息。本发明大大减小由外部负载的复杂性给接口工作频率带来的负面影响，并且降低了SoC设计的难度。
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