公开(公告)号：CN113568597B

公开(公告)日：2024-07-26

申请号：CN202110802058.8

申请日：2021-07-15

Applicant: 上海交通大学

Inventor： 莫志文 ,  杜培栋 ,  郭梦原 ,  王琴 ,  景乃锋

IPC: G06F7/544 ,  G06F17/15 ,  G06N3/0464 ,  G06N3/063 ,  G06F15/78

Abstract: 本发明提供了一种面向卷积神经网络的DSP紧缩字乘法方法及系统，设计出一种基于FPGA上DSP资源实现的紧缩字乘法计算模式。紧缩字乘法即利用数据量化的低比特优势，在一个DSP内部实现多个四比特乘法，提高资源的利用效率。此外，由于FPGA对DSP单元之间的级联进行了专门优化，因此本发明又利用DSP单元的级联实现了紧缩字乘累加，即完成多次紧缩字乘法并累加后，再从紧缩字乘积中提取出运算结果。本发明充分利用了DSP的特性，提高了DSP的利用效率，有利于系统能效比的优化。

公开(公告)号：CN113568597A

公开(公告)日：2021-10-29

申请号：CN202110802058.8

申请日：2021-07-15

Applicant: 上海交通大学

Inventor： 莫志文 ,  杜培栋 ,  郭梦原 ,  王琴 ,  景乃锋

IPC: G06F7/544 ,  G06F17/15 ,  G06N3/04 ,  G06N3/063 ,  G06F15/78

Abstract: 本发明提供了一种面向卷积神经网络的DSP紧缩字乘法方法及系统，设计出一种基于FPGA上DSP资源实现的紧缩字乘法计算模式。紧缩字乘法即利用数据量化的低比特优势，在一个DSP内部实现多个四比特乘法，提高资源的利用效率。此外，由于FPGA对DSP单元之间的级联进行了专门优化，因此本发明又利用DSP单元的级联实现了紧缩字乘累加，即完成多次紧缩字乘法并累加后，再从紧缩字乘积中提取出运算结果。本发明充分利用了DSP的特性，提高了DSP的利用效率，有利于系统能效比的优化。

公开(公告)号：CN110471336A

公开(公告)日：2019-11-19

申请号：CN201910712721.8

申请日：2019-08-02

Applicant: 上海交通大学

Inventor： 李智 ,  梅杰 ,  郭梦原 ,  王琴

IPC: G05B19/042

Abstract: 本发明提供了一种基于Verilog实现的伺服电机控制系统，包括：FPGA：通过Verilog语言实现全部控制算法；驱动板：连接伺服电机与所述FPGA，用以根据FPGA的控制信号驱动伺服电机以及向所述FPGA传递电机反馈信号；ADC：三相电流的模数转换。本发明采用多种算法使得系统能够通过Verilog实现，包括Cordic算法、PI差分控制算法、多种量化方案等；本发明采用算法使得系统更优化实现，包括M\T法测速、SVPWM算法等。本发明减少资源消耗，提升系统性能，使得伺服系统在国产FPGA中实现成为可能。完全不需要数字信号处理芯片的参与，在保证控制精度的同时，使得系统性能最大化。