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公开(公告)号：CN120067043A
公开(公告)日：2025-05-30
申请号：CN202510542216.9
申请日：2025-04-28
Applicant: 上海交通大学 , 上海航天计算机技术研究所
Abstract: 本发明提供了一种精度动态可调的存内计算系统、方法及设备，该系统包括特征值比特动态划分模块、权重比特动态划分的可配置存内计算模块、乘累加结果移位相加模块。其中，特征值比特动态划分模块用于将特征值动态可调地拆分成不同精度，并发送到可配置存内计算模块；可配置存内计算模块中包含八个相同的存内计算核心单元，每个存内计算核心单元存储权重的不同比特，可动态映射权重的1比特；乘累加结果移位相加模块用于将不同权重的存内计算核心单元的乘累加结果进行移位相加获得完整输出特征值。本发明支持精度动态可调的神经网络模型推理加速，提升神经网络推理的高效性。
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公开(公告)号：CN119917146A
公开(公告)日：2025-05-02
申请号：CN202510413019.7
申请日：2025-04-03
Applicant: 上海交通大学 , 上海航天计算机技术研究所
IPC: G06F8/65 , G06F8/71 , G06F11/3668
Abstract: 本发明提供一种卫星安全软件周期性维护和升级方法及系统，包括：步骤S1：配置星载模拟系统；步骤S2：卫星状态组件接收地面上注的遥控指令并进行响应，模拟卫星工作状态以及模拟卫星温度变化；步骤S3：接入认证组件对接入星载模拟系统的遥控指令进行检查，并通过随机密钥认证及循环冗余校验对遥控数据包进行验证；步骤S4：设置测试时间，定期进行安全软件的测试，测试结果汇总并更新至数据库，以评估安全软件是否正常工作；步骤S5：进行安全软件升级，升级成功后通过遥测信息通知地面并对升级后的安全软件进行测试，最终将升级后的软件映射到真实环境中。本发明能在升级的时候安全软件不会中断工作，能够保证卫星软件升级期间的安全性。
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公开(公告)号：CN120011133A
公开(公告)日：2025-05-16
申请号：CN202510496784.X
申请日：2025-04-21
Applicant: 上海交通大学 , 上海航天计算机技术研究所
Abstract: 本发明提供了一种基于动态例化的纠错存内计算系统、方法及设备，属于存内计算技术领域，所述系统包括存内计算输入模块、纠错存内计算模块、存内计算输出模块；所述存内计算输入模块用于将特征值划分，并生成奇偶校验比特；在纠错存内计算模块中，由片上抗辐射MRAM单元将权重发送至例化存内计算单元，与特征值进行存内计算，计算结果发送至结果判决单元，若奇偶校验正确则输出结果，若奇偶校验不正确则新增例化存内计算单元用于输出正确结果；存内计算输出模块用于接收纠错存内计算模块的输出结果以获得输出特征值。本发明支持存内计算单元的灵活动态例化，根据计算结果进行例化或释放硬件资源，增强存内计算系统的灵活性和系统性能。
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公开(公告)号：CN111475205B
公开(公告)日：2023-03-17
申请号：CN202010135772.1
申请日：2020-03-02
Applicant: 上海交通大学 , 上海航天计算机技术研究所
IPC: G06F9/38 , G06F12/1027
Abstract: 本发明公开了一种基于数据流解耦合的粗粒度可重构阵列结构设计方法以及解耦合单元，涉及计算机协处理器加速领域，通过对造成静态CGRA中流水线停顿的数据流耦合现象归纳为访存、控制等因素导致的数据流速率不同而产生的互相影响，进行解耦合并设计解耦合单元，将其插入不同区域间耦合交互的位置，并将其作为统一的内存访问接口，优化了不同形式的流水线停顿，提高了CGRA的性能和资源利用率。
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公开(公告)号：CN111475205A
公开(公告)日：2020-07-31
申请号：CN202010135772.1
申请日：2020-03-02
Applicant: 上海交通大学 , 上海航天计算机技术研究所
IPC: G06F9/38 , G06F12/1027
Abstract: 本发明公开了一种基于数据流解耦合的粗粒度可重构阵列结构设计方法以及解耦合单元，涉及计算机协处理器加速领域，通过对造成静态CGRA中流水线停顿的数据流耦合现象归纳为访存、控制等因素导致的数据流速率不同而产生的互相影响，进行解耦合并设计解耦合单元，将其插入不同区域间耦合交互的位置，并将其作为统一的内存访问接口，优化了不同形式的流水线停顿，提高了CGRA的性能和资源利用率。
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Patent Agency Ranking
公开(公告)号：CN114418072B
公开(公告)日：2024-12-17
申请号：CN202210104656.2
申请日：2022-01-28
Applicant: 上海交通大学
IPC: G06N3/0464 , G06N3/063 , G11C13/00
Abstract: 本发明公开了一种面向多核忆阻器存算一体平台的卷积算子映射方法，涉及忆阻器存算一体平台技术领域。同时考虑输入数据的局部性及核间通信开销，并将总的通信代价作为优化目标，最终得到整体通信开销较小的映射方案。本发明所提出的方法综合考虑了直接读写存储器带来的通信代价与多核同步所带来的通信代价，可有效重复利用输入数据，发挥忆阻器阵列的并行性，得到通信代价较小的映射方案。本发明所提出的方法实现较为简单，可移植性强，可添加于神经网络编译器后端执行，完成面向忆阻器存算一体平台的卷积算子映射。
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公开(公告)号：CN116798475A
公开(公告)日：2023-09-22
申请号：CN202210247955.1
申请日：2022-03-14
Applicant: 上海交通大学
IPC: G11C11/417 , G06F7/575
Abstract: 本发明提供了一种存算单元及存内计算电路，包括：6T SRAM单元，用于存储数字域的权重数据；若干个或非门，每个所述或非门的第一输入端均连接所述6T SRAM单元的权重点，每个所述或非门的第二输入端分别接收数字域的输入数据，每个所述或非门的输出端输出该或非门接收的所述输入数据和所述权重数据的部分积。本发明可以在数字域内进行近似乘法计算，以使得计算电路具有高性能、低功耗和高鲁棒性的优势。
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公开(公告)号：CN113705794B
公开(公告)日：2023-09-01
申请号：CN202111048239.2
申请日：2021-09-08
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于动态激活位稀疏的神经网络加速器设计方法，涉及深度神经网络加速器设计领域，包括神经网络加速器的架构、计算阵列组织方式、神经网络加速器中稀疏性数据的表达形式，所述神经网络加速器的架构包括DRAM连接、加载Load单元、有效位检测阵列单元、激活位稀疏计算阵列以及写回Store单元，及有这些单元间的连接形式和数据流方式；所述计算阵列组织方式是指通过对激活数据进行分组，以及组内交叉计算，组间同步计算的组织方式；所述神经网络加速器中稀疏性数据的表达形式是指设计激活数据的检测方式和数据表达形式。本发明提出了一种动态激活位稀疏的神经网络加速器设计方法，并针对激活有效位的数量不平衡问题进行了优化设计。
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公开(公告)号：CN112613598B
公开(公告)日：2023-04-07
申请号：CN202011454516.5
申请日：2020-12-10
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于FPGA模拟的阻变神经网络加速器评估方法，涉及存算一体体系结构领域，包括存算一体通用指令集的编译、架构模型的建立、加速器的软硬件实现以及深度神经网络的性能评估。为加快仿真速度，本文通过分析现有阻变神经网络加速器的架构通用性，利用FPGA资源的高度并行性和运行时指令驱动的灵活模拟方式，通过对有限硬件资源的分时复用，支持主流阻变神经网络加速器架构和指令集的功能模拟，并针对主流网络给出详尽的性能评估。相比传统的硬件模拟器，本发明可以在不修改硬件结构的前提下支持更多神经网络的映射和性能评估；相比传统的软件模拟器，针对深度神经网络，本发明大大缩短了仿真时间。
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公开(公告)号：CN115630013A
公开(公告)日：2023-01-20
申请号：CN202211345052.3
申请日：2022-10-31
Applicant: 上海交通大学
Abstract: 本发明提供了一种基于空间可重构阵列的便笺式缓存架构构建方法及系统，包括：针对任意划分粒度的任务，采用列地址重映射；对拥有不同访存步长的多个数组进行分区存放，以流和数组绑定进行多数组并发访问；使用静态配置降低配置频次，采用配置参数进行地址转换。本发明通过轻量级、可扩展、参数化的列地址重映射机制，达到片上内存无浪费、计算阵列和DDR与片上内存的交互均无冲突的效果。本发明根据多数组并行访存且跨步访问步长各异的特点，按照流的方式组织多数组访存过程，并通过片上分区，逻辑和物理地址空间的转换，达到多数组并发、无冲突访问的效果。
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