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公开(公告)号：CN109859791B
公开(公告)日：2020-08-28
申请号：CN201910101132.6
申请日：2019-01-31
Applicant: 西安微电子技术研究所
Abstract: 一种全隔离结构9管SRAM存储单元及其读写操作方法，存储单元在传统6管SRAM存储单元基础上，增加了读通路隔离管，采用独立的读位线和写位线，实现读写通路分离，增加了写通路列选通管和读通路列选通管。由于增加了列字线对访问的存储单元进行精确控制，使读写过程均不会影响其他不需访问的存储单元，由于通过增加读隔离管和专用的读位线和写位线，可实现高噪声容限设计；由于存储单元噪声容限的提高，电路对电源电压变动的敏感性降低，存储状态更加稳定，因此可实现低电压操作；由于读写访问精确至对应存储单元，无需像现有SRAM电路架构中的全行工作，因此，能够使电路动态功耗有效降低。
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公开(公告)号：CN111694691B
公开(公告)日：2023-03-14
申请号：CN202010524262.3
申请日：2020-06-10
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种纠检错后具有自动回写功能的SRAM电路及回写方法，包括EDAC解码器、时序控制电路、地址锁存模块、地址译码器、写控制电路、读出锁存模块和存储阵列，解决了SRAM在恶劣环境中的软错误问题，在并不增加额外的外部控制端口的情况下，提高SRAM的可靠性，减少使用SRAM的系统复杂度。当读出数据时监测到错误后，在当前正常读周期内能够自动完成对存储阵列中的错误纠正，达到SRAM抗软错误能力从而提高可靠性的作用。本发明的EDAC纠检错后自动回写的SRAM电路结构既适用于普通SRAM的读写，也适用于对SRAM的定时刷新，而不需要额外的系统性能开销。
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公开(公告)号：CN113971974A
公开(公告)日：2022-01-25
申请号：CN202111217685.1
申请日：2021-10-19
Applicant: 西安微电子技术研究所
IPC: G11C15/04
Abstract: 本发明提供了一种低功耗大容量CAM电路结构，通过改变现有CAM的电路结构，并将大容量CAM的工作过程分为几个流水级，分区顺序搜索寻址并锁存，最后将所有寻址结果统一编码后产生结果地址并输出，从而将CAM的瞬态大功耗分布在多个流水级中，减小对芯片供电网络的瞬时高电流要求。本发明对使用CAM IP的大规模低功耗SoC中具有重要的应用价值。
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公开(公告)号：CN113689899A
公开(公告)日：2021-11-23
申请号：CN202110997344.4
申请日：2021-08-27
Applicant: 西安微电子技术研究所
Abstract: 本发明一种存储阵列电路结构及大型存储阵列电路结构，在存储阵列分为上存储列阵和下存储列阵，同时在其端部均分别连接灵敏放大器、读写驱动模块和列地址译码电路，上存储列阵的存储单元将由上面的灵敏放大器读出，下存储列阵将由下面的灵敏放大器读出，这样不仅会减小分块设计的级数，避免引入多余的外围电路，进而减小存储器的版图面积，增加版图密度，实现静态存储器存取速度的提升以及功耗的降低。本发明相比较传统分块设计的结构，减小了位线放电幅度进而负载，降低了最坏路径延迟和存储器的功耗，达到提高整体存储器读取速度的目的；最后，本发明所提出的方法适用于各种存储器的电路架构设计，具有良好的应用前景和经济效益。
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公开(公告)号：CN110309014A
公开(公告)日：2019-10-08
申请号：CN201910603639.1
申请日：2019-07-05
Applicant: 西安微电子技术研究所
IPC: G06F11/10
Abstract: 本发明公开了一种全行编解码SRAM编码器数据读写结构及数据读写方法，利用寄存器对SRAM编码器全行数据和EDAC模块数据进行暂存，从而将一行中多个地址数据统一进行编码并存储，从而减少了EDAC码存储容量的同时减小了存储器的总容量，使得存储器面积大大减小，通过将SRAM编码器内部数据逐一读出后校验纠正，然后再写入，以防止时间对存储器错误的累积效应，因此需要对存储器内容进行刷新只需对一行数据中的一个地址进行访问，即可实现整行的刷新，提高了刷新效率，减少了刷新时间。采用EDAC模块模块进行纠检错，当存储器出现存储数据位错时则自行进行纠检错，在用户使用中节省了在系统级进行数据加固的需求，从而减小了系统设计的复杂度。
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Patent Agency Ranking
公开(公告)号：CN112487750B
公开(公告)日：2023-06-16
申请号：CN202011380470.7
申请日：2020-11-30
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于存内计算的卷积加速计算系统及方法，在存储模式下，将卷积核和输入特征图数据按行串行加载进存内计算IP中，在存储模式下将卷积运算中的恒定参数卷积核与待处理的输入特征图加载到存储器中，然后切换至运算模式，通过有序控制存内计算IP串行完成操作数的乘法、部分和累加以及操作数的切换步骤，利用卷积加速控制结构将卷积运算的所有步骤按周期进行无缝衔接，采用硬件替代软件进行时序调度，避免复杂的软件指令引入的效率损失，从而有效发挥存内计算IP在实际大规模数据并行处理中的效能优势。本发明将卷积运算进行算力加速，以降低卷积运算的时间开销，为人工智能的实时性提供技术支撑。
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公开(公告)号：CN113012731A
公开(公告)日：2021-06-22
申请号：CN202110222865.2
申请日：2021-02-26
Applicant: 西安微电子技术研究所
Abstract: 本发明提供了一种适用于大位宽CAM的数据锁存电路结构图，通过采用CAM内部自定时电路产生的锁存脉冲信号配合数据端口的一套锁存器，完成对大位宽CAM端口数据的锁存功能，在使用锁存电路结构进行大位宽CAM的数据锁存时，锁存器的脉冲信号的产生以外部时钟为基础，CAM读写过程中，读写周期根据存储阵列对等负载的反馈进行调整，这样即满足了读写的时间要求，又可以使读写周期最小化，从而充分发挥CAM电路的速度，大位宽CAM的数据端口，由大量的锁存器代替触发器也减轻了外部时钟的负载。
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公开(公告)号：CN111459739A
公开(公告)日：2020-07-28
申请号：CN202010247011.5
申请日：2020-03-31
Applicant: 西安微电子技术研究所
Abstract: 本发明属于集成电路应用验证和应用开发领域，公开了一种QDR SRAM应用验证板及验证方法，包括PCB板，在PCB板上设置抗辐照处理器、FPGA、供电模块、时钟模块和复位模块，抗辐照处理器设计了第一QDR SRAM控制器，FPGA上设计了第二QDR SRAM控制器，第一QDR SRAM控制器和第二QDR SRAM控制器用于连接待验证QDR SRAM，抗辐照处理器和FPGA的编译调试接口用于待验证QDR SRAM的配置和读/写。解决了现有QDR SRAM应用验证板仅可以验证QDR SRAM与特定单一处理器的匹配性以及不能进行宇航用QDR SRAM抗辐照性能的应用验证的缺点，本发明不仅可以验证QDR SRAM与特定种类处理器的匹配性，可以验证QDR SRAM与不同种类控制器之间的匹配性和兼容性，可以进行宇航用QDR SRAM的应用验证，提高了应用验证的覆盖性。
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公开(公告)号：CN113012731B
公开(公告)日：2023-05-09
申请号：CN202110222865.2
申请日：2021-02-26
Applicant: 西安微电子技术研究所
Abstract: 本发明提供了一种适用于大位宽CAM的数据锁存电路结构图，通过采用CAM内部自定时电路产生的锁存脉冲信号配合数据端口的一套锁存器，完成对大位宽CAM端口数据的锁存功能，在使用锁存电路结构进行大位宽CAM的数据锁存时，锁存器的脉冲信号的产生以外部时钟为基础，CAM读写过程中，读写周期根据存储阵列对等负载的反馈进行调整，这样即满足了读写的时间要求，又可以使读写周期最小化，从而充分发挥CAM电路的速度，大位宽CAM的数据端口，由大量的锁存器代替触发器也减轻了外部时钟的负载。
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公开(公告)号：CN109859791A
公开(公告)日：2019-06-07
申请号：CN201910101132.6
申请日：2019-01-31
Applicant: 西安微电子技术研究所
Abstract: 一种全隔离结构9管SRAM存储单元及其读写操作方法，存储单元在传统6管SRAM存储单元基础上，增加了读通路隔离管，采用独立的读位线和写位线，实现读写通路分离，增加了写通路列选通管和读通路列选通管。由于增加了列字线对访问的存储单元进行精确控制，使读写过程均不会影响其他不需访问的存储单元，由于通过增加读隔离管和专用的读位线和写位线，可实现高噪声容限设计；由于存储单元噪声容限的提高，电路对电源电压变动的敏感性降低，存储状态更加稳定，因此可实现低电压操作；由于读写访问精确至对应存储单元，无需像现有SRAM电路架构中的全行工作，因此，能够使电路动态功耗有效降低。
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