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公开(公告)号：CN116156340A
公开(公告)日：2023-05-23
申请号：CN202211369912.7
申请日：2022-11-03
Applicant: 瑞萨电子株式会社
Abstract: 本公开涉及一种半导体装置和图像处理系统。半导体装置包括图像信号处理器、缩放器和ROI(感兴趣区域)控制器。该图像信号处理器执行包括去马赛克处理的图像处理，并且将图像处理之后的图像存储到存储器中。该缩放器减小所捕获的来自该图像传感器的图像以生成减小的整个图像，并且使图像信号处理器对减小的整个图像执行图像处理。该ROI控制器切出所捕获的来自图像传感器的图像的部分区域，以生成ROI图像，并且使图像信号处理器对ROI图像执行图像处理。
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公开(公告)号：CN108121686A
公开(公告)日：2018-06-05
申请号：CN201711202502.2
申请日：2017-11-27
Applicant: 瑞萨电子株式会社
IPC: G06F15/177
Abstract: 本发明涉及多处理器和多处理器系统。即使当处理器核心的数量增加时，也能防止多处理器的大小增加。所述多处理器包含多个核心和调试控制单元。所述多个核心中的至少一个是调试核心，所述调试核心连接到所述调试控制单元，使得所述调试控制单元能参考并更新所述调试核心中的寄存器信息。所述调试控制单元将第一核心中的寄存器信息传送到所述调试核心，所述第一核心是所述多个核心之一，并且是待调试的核心。所述调试核心通过使用所传送的寄存器信息来调试程序，将在所述第一核心中执行所述程序。
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公开(公告)号：CN116774964A
公开(公告)日：2023-09-19
申请号：CN202310247690.X
申请日：2023-03-15
Applicant: 瑞萨电子株式会社
IPC: G06F7/498 , G06F13/16 , G06F13/28 , G06N3/063 , G06N3/0464
Abstract: 提供了一种能够防止神经网络处理中的电流消耗的急剧变化的半导体设备。伪电路向n数目个MAC电路中的至少一个或多个MAC电路输出伪数据，并且使n数目个MAC电路中的至少一个或多个MAC电路执行伪计算并且输出伪输出数据。输出侧DMA控制器通过使用n数目个通道，分别将来自n数目个MAC电路的正常输出数据的片段传送到存储器，并且不将伪输出数据传送到存储器。在该半导体设备中，在从输出侧DMA控制器结束去往存储器的数据传送的定时到输入侧DMA控制器开始来自存储器的数据传送的定时的时段中，n数目个MAC电路中的至少一个或多个MAC电路执行伪计算。
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公开(公告)号：CN113625942A
公开(公告)日：2021-11-09
申请号：CN202110458546.1
申请日：2021-04-27
Applicant: 瑞萨电子株式会社
IPC: G06F3/06
Abstract: 本公开涉及一种半导体器件。该半导体器件执行软件锁步。半导体器件包括：第一电路组，包括在第一地址空间中待被操作的第一知识产权(IP)、第一总线和第一存储器；第二电路组，包括在第二地址空间中待被操作的第二IP、第二总线和第二存储器；可连接至第三存储器的第三总线；以及与第一总线至第三总线耦合的传输控制电路。当软件锁步被执行时，第二电路组将访问地址从第二IP转换到第二存储器，使得第二地址空间中被分配给第二存储器的地址与第一地址空间中被分配给第一存储器的地址相同。
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公开(公告)号：CN117094372A
公开(公告)日：2023-11-21
申请号：CN202310392729.7
申请日：2023-04-13
Applicant: 瑞萨电子株式会社
Abstract: 提供了一种能够降低功耗的半导体器件。组控制器检测要传输到权重参数缓冲器的“n×m”个权重参数中具有零值的零权重参数。然后，当接收到零权重参数作为其输入时，组控制器交换要传输到权重参数缓冲器的“n×m”个权重参数，使得作为“m”个乘法器组中的一个乘法器组的目标乘法器组中包括的“n”个乘法器的所有乘法结果为零。组控制器控制目标乘法器组被禁用，并且基于“n×m”个权重参数的交换来交换要传输到数据输入缓冲器的“n×m”个像素数据。
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Patent Agency Ranking
公开(公告)号：CN110543938B
公开(公告)日：2024-04-02
申请号：CN201910442055.0
申请日：2019-05-24
Applicant: 瑞萨电子株式会社
IPC: G06N3/063 , G06N3/0464
Abstract: 本申请涉及半导体装置和存储器访问设定方法。对存储器访问的限制降低了在卷积神经网络中的卷积处理期间的相关技术半导体装置的计算能力。根据本发明的一个方面的半导体装置包括加速器部分，加速器部分通过使用具有能够在单个存储体的基础上改变读取/写入状态的多个存储体的存储器来对包括在卷积神经网络中的多个中间层执行计算。加速器部分包括网络层控制部分，网络层控制部分根据包括在卷积神经网络中的中间层的输入数据和输出数据的传送量和传送速率，以改变分配给存储中间层的输入数据或输出数据的存储体的读取/写入状态的方式来控制存储器控制部分。
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公开(公告)号：CN109427035B
公开(公告)日：2023-09-05
申请号：CN201810938920.6
申请日：2018-08-17
Applicant: 瑞萨电子株式会社
IPC: G06T1/20 , G06T7/00 , G06N3/08 , G06N3/0464
Abstract: 本公开涉及半导体设备和图像识别系统。例如，一种半导体设备包括具有卷积算术处理电路的图像识别设备。卷积算术处理电路包括设置积分系数表的系数的系数寄存器、计算输入图像与系数的乘积的乘积计算电路、其中设置积分系数表的通道数的通道寄存器、基于通道数选择累积加法算术运算的输出目的地的通道选择电路以及存储累积加法算术运算的结果的多个输出寄存器。积分系数表是多个输入系数表被综合的表格，并且积分系数表具有N×N的尺寸。乘积计算电路可同时计算N×N的数据。
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公开(公告)号：CN108121686B
公开(公告)日：2023-06-09
申请号：CN201711202502.2
申请日：2017-11-27
Applicant: 瑞萨电子株式会社
IPC: G06F15/177
Abstract: 本发明涉及多处理器和多处理器系统。即使当处理器核心的数量增加时，也能防止多处理器的大小增加。所述多处理器包含多个核心和调试控制单元。所述多个核心中的至少一个是调试核心，所述调试核心连接到所述调试控制单元，使得所述调试控制单元能参考并更新所述调试核心中的寄存器信息。所述调试控制单元将第一核心中的寄存器信息传送到所述调试核心，所述第一核心是所述多个核心之一，并且是待调试的核心。所述调试核心通过使用所传送的寄存器信息来调试程序，将在所述第一核心中执行所述程序。
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公开(公告)号：CN115470896A
公开(公告)日：2022-12-13
申请号：CN202210560668.6
申请日：2022-05-23
Applicant: 瑞萨电子株式会社
Abstract: 本公开涉及一种半导体装置。该半导体装置执行神经网络的处理。存储器MEM1保持多个像素值和j个压缩的加权因子。解压缩器DCMP将j个压缩的加权因子恢复为k(k≥j)个未压缩的加权因子。DMA控制器DMAC1从存储器MEM1中读取j个压缩的加权因子并将它们传送到解压缩器DCMP。累加器单元ACCU中的n(n＞k)个累加器将多个像素值和k个未压缩的加权因子相乘，以将相乘的结果累加并添加到时间序列中。设置在解压缩器DCMP和累加器单元ACCU之间的开关电路SW1基于由标识符表示的对应关系来将由解压缩器DCMP恢复的k个未压缩的加权因子传送到n个累加器。
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公开(公告)号：CN109427035A
公开(公告)日：2019-03-05
申请号：CN201810938920.6
申请日：2018-08-17
Applicant: 瑞萨电子株式会社
Abstract: 本公开涉及半导体设备和图像识别系统。例如，一种半导体设备包括具有卷积算术处理电路的图像识别设备。卷积算术处理电路包括设置积分系数表的系数的系数寄存器、计算输入图像与系数的乘积的乘积计算电路、其中设置积分系数表的通道数的通道寄存器、基于通道数选择累积加法算术运算的输出目的地的通道选择电路以及存储累积加法算术运算的结果的多个输出寄存器。积分系数表是多个输入系数表被综合的表格，并且积分系数表具有N×N的尺寸。乘积计算电路可同时计算N×N的数据。
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