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公开(公告)号：CN111344698A
公开(公告)日：2020-06-26
申请号：CN201780096809.0
申请日：2017-12-07
Applicant: 瑞萨电子株式会社
Inventor： H·雷思科
Abstract: 第一比较器(1)将第一输入数据与第二输入数据进行比较，并当第一输入数据大于第二输入数据时提供一、并且当第一输入数据等于或小于第二输入数据时提供零，作为第一比较结果。数据生成器(3)基于第二输入数据生成数据。第二比较器(2)将第一输入数据与生成的数据进行比较，并且当第一输入数据大于生成的数据时提供一、并且当第一输入数据等于或小于生成的数据时提供零，作为第二比较结果。数据初始化器(4)将第三输入数据初始化。加法器(5)将第一比较结果和第二比较结果与预先初始化的第三输入数据相加，并提供相加后的数据作为当前的第三输入数据。
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公开(公告)号：CN110543938A
公开(公告)日：2019-12-06
申请号：CN201910442055.0
申请日：2019-05-24
Applicant: 瑞萨电子株式会社
Abstract: 本申请涉及半导体装置和存储器访问设定方法。对存储器访问的限制降低了在卷积神经网络中的卷积处理期间的相关技术半导体装置的计算能力。根据本发明的一个方面的半导体装置包括加速器部分，加速器部分通过使用具有能够在单个存储体的基础上改变读取/写入状态的多个存储体的存储器来对包括在卷积神经网络中的多个中间层执行计算。加速器部分包括网络层控制部分，网络层控制部分根据包括在卷积神经网络中的中间层的输入数据和输出数据的传送量和传送速率，以改变分配给存储中间层的输入数据或输出数据的存储体的读取/写入状态的方式来控制存储器控制部分。
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公开(公告)号：CN111344698B
公开(公告)日：2024-07-05
申请号：CN201780096809.0
申请日：2017-12-07
Applicant: 瑞萨电子株式会社
Inventor： H·雷思科
Abstract: 第一比较器(1)将第一输入数据与第二输入数据进行比较，并当第一输入数据大于第二输入数据时提供一、并且当第一输入数据等于或小于第二输入数据时提供零，作为第一比较结果。数据生成器(3)基于第二输入数据生成数据。第二比较器(2)将第一输入数据与生成的数据进行比较，并且当第一输入数据大于生成的数据时提供一、并且当第一输入数据等于或小于生成的数据时提供零，作为第二比较结果。数据初始化器(4)将第三输入数据初始化。加法器(5)将第一比较结果和第二比较结果与预先初始化的第三输入数据相加，并提供相加后的数据作为当前的第三输入数据。
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公开(公告)号：CN110543938B
公开(公告)日：2024-04-02
申请号：CN201910442055.0
申请日：2019-05-24
Applicant: 瑞萨电子株式会社
IPC: G06N3/063 , G06N3/0464
Abstract: 本申请涉及半导体装置和存储器访问设定方法。对存储器访问的限制降低了在卷积神经网络中的卷积处理期间的相关技术半导体装置的计算能力。根据本发明的一个方面的半导体装置包括加速器部分，加速器部分通过使用具有能够在单个存储体的基础上改变读取/写入状态的多个存储体的存储器来对包括在卷积神经网络中的多个中间层执行计算。加速器部分包括网络层控制部分，网络层控制部分根据包括在卷积神经网络中的中间层的输入数据和输出数据的传送量和传送速率，以改变分配给存储中间层的输入数据或输出数据的存储体的读取/写入状态的方式来控制存储器控制部分。
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