公开(公告)号：CN110543938A

公开(公告)日：2019-12-06

申请号：CN201910442055.0

申请日：2019-05-24

Applicant: 瑞萨电子株式会社

Inventor： 佐佐本学 ,  中村淳 ,  H·雷思科 ,  松尾茂

IPC: G06N3/063 ,  G06N3/04

Abstract: 本申请涉及半导体装置和存储器访问设定方法。对存储器访问的限制降低了在卷积神经网络中的卷积处理期间的相关技术半导体装置的计算能力。根据本发明的一个方面的半导体装置包括加速器部分，加速器部分通过使用具有能够在单个存储体的基础上改变读取/写入状态的多个存储体的存储器来对包括在卷积神经网络中的多个中间层执行计算。加速器部分包括网络层控制部分，网络层控制部分根据包括在卷积神经网络中的中间层的输入数据和输出数据的传送量和传送速率，以改变分配给存储中间层的输入数据或输出数据的存储体的读取/写入状态的方式来控制存储器控制部分。

公开(公告)号：CN110543938B

公开(公告)日：2024-04-02

申请号：CN201910442055.0

申请日：2019-05-24

Applicant: 瑞萨电子株式会社

Inventor： 佐佐本学 ,  中村淳 ,  H·雷思科 ,  松尾茂

IPC: G06N3/063 ,  G06N3/0464

Abstract: 本申请涉及半导体装置和存储器访问设定方法。对存储器访问的限制降低了在卷积神经网络中的卷积处理期间的相关技术半导体装置的计算能力。根据本发明的一个方面的半导体装置包括加速器部分，加速器部分通过使用具有能够在单个存储体的基础上改变读取/写入状态的多个存储体的存储器来对包括在卷积神经网络中的多个中间层执行计算。加速器部分包括网络层控制部分，网络层控制部分根据包括在卷积神经网络中的中间层的输入数据和输出数据的传送量和传送速率，以改变分配给存储中间层的输入数据或输出数据的存储体的读取/写入状态的方式来控制存储器控制部分。