公开(公告)号：CN108121686B

公开(公告)日：2023-06-09

申请号：CN201711202502.2

申请日：2017-11-27

Applicant: 瑞萨电子株式会社

Inventor： 高畠志秦 ,  盐田恒 ,  中村淳 ,  千叶雄司

IPC: G06F15/177

Abstract: 本发明涉及多处理器和多处理器系统。即使当处理器核心的数量增加时，也能防止多处理器的大小增加。所述多处理器包含多个核心和调试控制单元。所述多个核心中的至少一个是调试核心，所述调试核心连接到所述调试控制单元，使得所述调试控制单元能参考并更新所述调试核心中的寄存器信息。所述调试控制单元将第一核心中的寄存器信息传送到所述调试核心，所述第一核心是所述多个核心之一，并且是待调试的核心。所述调试核心通过使用所传送的寄存器信息来调试程序，将在所述第一核心中执行所述程序。

公开(公告)号：CN108121686A

公开(公告)日：2018-06-05

申请号：CN201711202502.2

申请日：2017-11-27

Applicant: 瑞萨电子株式会社

Inventor： 高畠志秦 ,  盐田恒 ,  中村淳 ,  千叶雄司

IPC: G06F15/177

Abstract: 本发明涉及多处理器和多处理器系统。即使当处理器核心的数量增加时，也能防止多处理器的大小增加。所述多处理器包含多个核心和调试控制单元。所述多个核心中的至少一个是调试核心，所述调试核心连接到所述调试控制单元，使得所述调试控制单元能参考并更新所述调试核心中的寄存器信息。所述调试控制单元将第一核心中的寄存器信息传送到所述调试核心，所述第一核心是所述多个核心之一，并且是待调试的核心。所述调试核心通过使用所传送的寄存器信息来调试程序，将在所述第一核心中执行所述程序。