公开(公告)号：CN101023492B

公开(公告)日：2011-04-06

申请号：CN200580031611.1

申请日：2005-09-30

Applicant: 株式会社东芝

Inventor： 神田和重 ,  梅泽明 ,  柿添和彦 ,  榛叶芳秋 ,  平田义治

IPC: G11C8/08 ,  G11C8/10 ,  G11C16/08 ,  G11C16/12

CPC classification number: G11C8/10 ,  G11C8/08 ,  G11C11/005 ,  G11C16/0425 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/26 ,  H01L27/115

Abstract: 一种半导体存储设备，包括存储单元阵列(10)、字线(WL)、和行解码器(20)。存储单元阵列(10)包括以矩阵排列的存储单元(MC)。存储单元(MC)包括具有电荷累积层(210)和控制栅极(230)的第一MOS晶体管(MT)和第二MOS晶体管(ST)。字线(WL)连接第一MOS晶体管(MT)的控制栅极(230)。行解码器(20)包括第一地址解码电路(141)、第二地址解码电路(142)和传输门(150)。第一地址解码电路(141)解码n位行地址信号中的m位(m和n是满足表达式m＜n的自然数)。第二地址解码电路(142)解码行地址信号中的(n-m)位。传输门(150)根据第二地址解码电路(142)的输出将第一地址解码电路的(141)的输出提供到字线(WL)。

公开(公告)号：CN100382325C

公开(公告)日：2008-04-16

申请号：CN200510056372.7

申请日：2005-03-18

Applicant: 株式会社东芝

Inventor： 长谷川武裕 ,  梅泽明 ,  作井康司 ,  荒井史隆 ,  三谷了

IPC: H01L27/115 ,  G11C16/02 ,  H01L21/8247

CPC classification number: H01L27/11524 ,  G11C11/005 ,  G11C16/0433 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/20 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546

Abstract: 本发明提供一种能抑制制造成本且承载有多个半导体存储器的半导体集成电路器件。该半导体集成电路器件包括：含有第一、第二选择晶体管和在上述第一、第二选择晶体管之间串联连接的多个第一存储单元晶体管的第一非易失性半导体存储器；含有串联连接的第三选择晶体管和第二存储单元晶体管的第二非易失性半导体存储器。第一、第二存储单元晶体管分别具备的第一、第二栅绝缘膜(603)具有相同的厚度；上述第一、第二浮置栅极(604)具有相同的厚度；上述第一、第二栅极间绝缘膜(605)具有相同的厚度；上述第一、第二控制栅极(606)具有相同的厚度。

公开(公告)号：CN101023492A

公开(公告)日：2007-08-22

申请号：CN200580031611.1

申请日：2005-09-30

Applicant: 株式会社东芝

Inventor： 神田和重 ,  梅泽明 ,  柿添和彦 ,  榛叶芳秋 ,  平田义治

IPC: G11C8/08 ,  G11C8/10 ,  G11C16/08 ,  G11C16/12

CPC classification number: G11C8/10 ,  G11C8/08 ,  G11C11/005 ,  G11C16/0425 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/26 ,  H01L27/115

Abstract: 一种半导体存储设备，包括存储单元阵列(10)、字线(WL)、和行解码器(20)。存储单元阵列(10)包括以矩阵排列的存储单元(MC)。存储单元(MC)包括具有电荷累积层(210)和控制栅极(230)的第一MOS晶体管(MT)和第二MOS晶体管(ST)。字线(WL)连接第一MOS晶体管(MT)的控制栅极(230)。行解码器(20)包括第一地址解码电路(141)、第二地址解码电路(142)和传输门(150)。第一地址解码电路(141)解码n位行地址信号中的m位(m和n是满足表达式m＜n的自然数)。第二地址解码电路(142)解码行地址信号中的(n－m)位。传输门(150)根据第二地址解码电路(142)的输出将第一地址解码电路的(141)的输出提供到字线(WL)。

公开(公告)号：CN1670959A

公开(公告)日：2005-09-21

申请号：CN200510056372.7

申请日：2005-03-18

Applicant: 株式会社东芝

Inventor： 长谷川武裕 ,  梅泽明 ,  作井康司 ,  荒井史隆 ,  三谷了

IPC: H01L27/10 ,  H01L27/04 ,  H01L21/00

CPC classification number: H01L27/11524 ,  G11C11/005 ,  G11C16/0433 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/20 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546

Abstract: 本发明提供一种能抑制制造成本且承载有多个半导体存储器的半导体集成电路器件。该半导体集成电路器件包括：含有第一、第二选择晶体管和在上述第一、第二选择晶体管之间串联连接的多个第一存储单元晶体管的第一非易失性半导体存储器；含有串联连接的第三选择晶体管和第二存储单元晶体管的第二非易失性半导体存储器。第一、第二存储单元晶体管分别具备的第一、第二栅绝缘膜(603)具有相同的厚度；上述第一、第二浮置栅极(604)具有相同的厚度；上述第一、第二栅极间绝缘膜(605)具有相同的厚度；上述第一、第二控制栅极(606)具有相同的厚度。